随着半导体制造工艺和集成电路设计能力的不断进步,人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上,这就是系统级芯片(System-on-Chip,SoC)。随着数据吞吐量不断上升以及系统低功耗要求,系统级芯片对存储器的需求越来越大。据预测,到2010年,约90%的硅片面积将被具有不同功能的存储器所占据,嵌入式存储器将成为支配整个系统的决定性因素。嵌入式静态随机存储器(Static Random Access Memory,SRAM)以其低功耗、高速的优点而成为嵌入式存储器中不可或缺的重要组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。本文针对嵌入式SRAM性能模型、结构优化和存储单元尺寸优化进行了深入研究。首先针对嵌入式SRAM结构,采用多元线性回归方法分析SRAM宏单元性能指标,采用解析方法分析控制电路延时,结合以上这两种方法建立嵌入式SRAM性能混合模型,该模型清晰划分两种建模方法的各自适用范围,提高了模型精度;其次以该混合模型为基础建立存储体性能目标函数,采用仿生优化算法—蚂蚁算法优化嵌入式SRAM结构,使之达到最优设计;最后综合考虑面积、功耗、速度以及可靠性等因素,建立静态6-T存储单元面积、功耗、延时以及静态噪声容限方程,分析了“读破坏”和“写破坏”的晶体管尺寸约束,优化了6-T存储单元尺寸,提高了嵌入式SRAM性能。为了在实际芯片系统中实现嵌入式SRAM设计以及验证本文提出的优化方法,本文以Garfield20系统芯片1为实验平台,该芯片内嵌A720T嵌入式微处理器和片上存储器(Scratch-Pad memory,SPM),其中A720T处理器以ARM7TDMI为内核,集成8K byte高速缓存(Cache)。本文以该芯片中的SPM和Cache为设计优化对象,分别采用编译器方法和全定制设计方法设计SPM和Cache中SRAM单元,芯片测试结果表明存储器功能正确可靠,提高了系统执行指令的速度;采用结构优化方法优化SPM结构,实验数据表明优化后的SPM动态功耗降低了25%,而面积和延时仅仅增大了8%和2%(系统要求功耗优先)。6-T存储单元尺寸优化技术应用于Cache存储体的优化,实验数据表明优化后的A720T面积降低了12%,功耗降低了10%。