深亚微米工艺在电路时序收敛精确度方面使芯片设计者和EDA工具面临了一系列挑战。时序收敛的不确定性是由片上工艺偏差、片外环境差异、参数提取精度和电路时序模型精度引起的,目前此类时序的不确定性成了深亚微米工艺下SoC电路时序收敛中相当关键的问题。单纯使用传统的最好/最坏情况时序分析方法可以顾及系统的工艺差异,但是无法对片上工艺偏差、片外环境偏差等做出估算。如果我们用了晶元上的最坏点作为最坏情况(worst case)进行时序分析,那么设计的约束和负担无形中就被加重了,使得最初的设计就定位在一个比较低的水平上;但是如果我们如果过分乐观估计最坏情况,结果就更为严重,它可能会导致你的设计在制造出来后就是一堆废物,尽管在制造前能保证时序上没有任何时序违反。考虑到在深亚微米工艺下,工艺尺寸越来越小,单片晶元面积越来越大,由制造引起的对设计的影响(称为片上工艺偏差OCV)越来越不能忽略,如果不考虑不确定性因素而简单采用原有的单纯基于corner的时序分析显然已不能完全达到sign-off的要求。 本文旨在通过对一个已经流片的0.13微米工艺、20M门的design进行sign-off的静态时序分析,采集各个条件下的实验数据,找到超大规模集成电路在后端时序方面受到来自工艺和设计本身的影响,对不确定因素进行建模,消除不必要的悲观约束,系统总结分析方法;并对国际上先进的静态时序分析理论进行阐述,特别是最新提出的SSTA(Statistical Static Timing Analysis)增量统计时序分析方法,对解决OCV(On-Chip Variation)问题提出新的理论思路。对今后的超大规模集成电路的后端物理设计提供有价值的解决方案和参考。