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安全可信SoC芯片在诸多领域均发挥着越来越重要的作用。目前国内在信息安全领域的硬件研究方面,完全自主研发的安全可信SoC仍然欠缺。设计一款完全自主研发的系统级实时加解密SoC芯片,是非常必要的。本论文的研究内容包括一款完全自主知识产权的安全可信SoC芯片架构设计,用于加解密数据流加速的控制器设计实现,及针对该控制器的硬件木马研究。首先,安全可信SoC芯片采用AMBA架构实现。为了提升芯片内部加解密数据流的传输效率,在芯片架构中,引入了加解密数据流控制器的设计。引入后,加解密传输效率最高提升至原来的233%。此外,该结构释放了CPU资源及对总线的占用,提高了整个SoC芯片的处理能力。此外,该模块中QSPI直通通路的设计为上位机Zynq的启动提供了解决方案。其次,搭建基于两块FPGA开发板的软硬件联合仿真环境。CPU C*Core CS322d的配置通过软件进行烧录。加解密数据流控制器在SoC架构中,通过了功能验证,在所搭建的软硬件平台上通过了所有条例的FPGA验证。此外,负责完成了整个SoC芯片中其他关键模块的FPGA验证。SoC将在GSMC 0.13μm CMOS工艺下,于2018.06进行流片。由于第三方IP核的使用及代工厂的参与,芯片生命周期中可能被植入恶意电路。安全SoC中加解密数据流控制器的安全性十分重要,检测及防护其中的硬件木马十分关键,因此本文针对其中的UART接口及SM4算法,进行了接口木马、密钥泄露型木马设计与实现。通过木马的设计及研究,积累了木马检测防御经验。改进了计数器型木马触发电路的结构,使得动态功耗降低了25%。并将木马植入于第三方提供的UART接口IP核中,并进行了FPGA实现,成功实现了对UART接口数据的篡改。并由此提出了木马探针的检测思想。进行了基于SM4的超轻规模密钥泄露木马的设计及FPGA实现,在木马载荷部分仅使用4个异或门即成功实现了密钥泄露。据估计,功耗及面积消耗小于通常解决方案的1%。积累了木马防护经验,在木马检测过程中,不仅要关注是否有密钥的直接泄露,还应检测是否有错误密文等冗余信息的输出。两种木马一旦发作,其一将使得SoC中接口数据被篡改,其二将间接导致密钥泄露。本文的硬件木马设计,为硬件木马检测及防御研究提供了经验,打下坚实基础。