雷达成像已经逐渐成为了雷达技术发展的主要趋势,它拥有全天时、全天候、远距离以及高分辨率成像等优点。BP成像算法是基于时域处理的一种精确的雷达成像算法,是一种逐点成像的雷达算法。对于不同波段不同模式,BP算法能够根据分辨率的要求人为的设定地面像素网格点。它计算每一个像素到每一个天线位置之间的距离,沿着每一个散射点轨迹进行时域的相干叠加,从而实现了高分辨率成像。虽然BP成像算法具有以上众多优点,但是该算法的最大缺点就是计算量极大,计算效率很低。基于算法的这些特征,传统的DSP处理器芯片不管是从功能方面或者是从性能方面都不能够满足这样的高复杂度运算的运算需求。因此采用并行处理的方法,是能够实现实时成像的必经之路,即多个处理器核同时运算来完成工作任务,还有就是从算法层面来改进雷达成像算法以使算法实现的效率得到提高。然而,在新的硬件平台上探究合理的并行化处理方法,对应用的特征和需求分析便是硬件架构和功能设计的最重要的依据。本文详细描述了BP雷达成像算法的算法流程分析,并对算法进行了可行的优化,使算法的执行时间缩短了40%。详细分析了算法的运算量,并对算法进行了并行化粒度的分析。然后,分析了基于多FPGA的雷达成像算法演示系统的设计是如何来满足BP雷达成像算法的应用特征和需求的。从软硬件协同设计和仿真的角度出发,根据BP雷达成像算法的特点提出一种并行化方案,并具体描述详细的并行化实施方法。再在多FPGA演示系统上,用实验结果来证明该并行化方法的合理性和数据处理过程的完整性、准确性,将原算法成像和演示系统成像进行对比,相似度达到99.7%。最后,总结全文,并进行了大矩阵BP算法成像的可行性分析。