随着VLSI制造工艺进入深亚微米阶段，VLSI版图特征尺寸不断减小使得互连电阻不断增大，单位面积晶体管数不断增多使得供电电流密度不断增加，时钟频率不断增高使得电感效应更加显著，以上这些因素都会使得电源/地网络上的电压降增加；而另一方面，晶体管阈值电压不断增大，使得晶体管更容易受电压降的影响，过多的电压降会减弱逻辑门的驱动能力，降低电路的性能和噪声容限，甚至使整个电路失效。因此，在VLSI设计过程中，电压降问题应该得到足够的重视并且在物理设计的早期得到有效的解决。传统SoC设计流程在后版图阶段处理电压降问题，此时整个芯片设计已经完成，如果发现违反电压降约束，必须回到布图规划阶段重新布图，整个过程复杂低效。本文针对SoC设计流程和电压降的特点，在调研目前国内外有关布图规划和电源/地网络设计现状的基础上，提出了一种有效降低电压降的启发式算法—布图规划和电源/地网络协同设计方法，这种方法将布图规划和电源/地网络的设计整合在一起，从而实现快速有效修正电压降问题的SoC设计方法。本文所提出的方法采用了MCNC标准测试电路进行了验证，实验结果表明该方法可以有效修正电压降问题。论文的研究主要包括以下三个部分：1.模块的布图规划对电源/地网络线的电流密度分布影响很大，本文对布图规划进行研究，针对传统模拟退火算法在速度和效果上的不足提出了基于快速模拟退火算法的可切割布图规划方法，从而提高了布图规划的效率和效果。2.电源/地网络的拓扑结构对电源/地网络节点的电压降影响很大，本文对电源/地网络拓扑结构进行研究，针对传统方法通过单一增加线宽或线间距降低电压降可能存在的不能收敛的问题，提出了采用分步增加线宽和线间距的策略，从而有效减小电压降。3.针对传统SoC设计流程减小电压降的过程复杂和低效的缺陷，引入了布图规划和电源/地网络协同设计方法，从而在芯片面积优化的同时快速修正电压降问题。实验结果表明采用的方法可以有效降低电压降。