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2011年，Intel宣布22nm的3D晶体管投入量产，根据最新消息最大规模的集成电路拥有39亿晶体管。这两个消息代表了集成电路的发展趋势：小的特征尺寸和高的集成度。集成电路的发展遵循摩尔定律，即每隔2年芯片的集成度提高一倍，大约每隔3年左右的时间，器件的特征尺寸降低到原来的0.7倍。现代集成电路设计已经进入到电子设计自动化阶段(EDA)，ASIC的设计对于计算机有很强的依赖性。一个一般计算机的配置为主频3GHz，硬盘700G，内存2G，在如此庞大的IC设计规模之下，计算机的发展水平显得相对滞后。另外，随着集成度的增加，IC设计中需要调用大量的IP，而原有的平面化物理设计不能满足IP的可移植性的要求。所以本文开发了层次化的物理设计流程，用以解决硬件资源不充分、设计周期紧张和IP移植的问题。 层次化物理设计的核心思想就是将整个设计分成不同的模块分别实现。芯片被分成不同的部分之后，相应设计时对硬件资源的需求减小，这样就能在一个普通的电脑上进行大规模集成电路的设计，大大降低了设计成本，压缩了设计周期，各模块也可以作为完整的IP被调用。本文开发的层次化的设计流程主要包括数据准备，模块分化，模块处理，模块实现和顶层集成。其中模块分化和模块处理是层次化设计的重点，它决定了最终芯片的设计质量。 PLC芯片是北京工业大学嵌入式重点实验室研发的一款包括CPU，存储单元，模拟部分，RX和TX等在内的高集成度高复杂度的电力载波通信芯片，2011年12月在SMIC0.18CMOS工艺下成功流片。本文在详细分析PLC芯片的逻辑结构、时钟结构、模块规模、模块逻辑门数的基础上，利用Synopsys公司的自动布局布线工具IC Compiler完成了布局规划、模块分化、模块处理、最终的子模块实现和顶层模块集成等整个ASIC层次化设计流程，研究和开发了一套适合于实验室的层次化AISC物理设计流程，通过芯片面积、功耗、逻辑门数、时序、硬件资源需求、可移植性、芯片利用率等各个方面分析层次化物理设计在现代ASIC设计中的优势。