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随着数据转换器(ADC或DAC)的分辨率和采样率不断提高,传统的并行数据接口已成为数据转换器与可编程逻辑器件(或ASIC)之间高速互联的瓶颈,而数据转换器与FPGA高速串行传输方式成为了业界主要研究方向。其中,JEDEC国际组织提出了一种JESD204B高速串行接口方式,其单通道最高串行速率可达12.5Gpbs,支持多器件多通道同步和确定性延迟。JESD204B串行接口具有高带宽、引脚少的特点,其在数据转换器与FPGA之间连接中表现出巨大优势。因此本文针对JESD204B发送机的协议控制器展开了研究。在对JESD204B标准协议进行深入分析和研究的前提下,本文根据项目需求设计了一款JESD204B发送机协议控制器,并采用TSMC 55nm 1P7M标准CMOS工艺完成了数字后端设计。该控制器采用quad_byte并行32位的设计方法,支持与两个双通道14位250MSPS的ADC连接,支持JESD204B协议中subclass0和subclass1,支持确定性延迟、多通道同步,控制器的工作频率可达350Mhz以上。同时集成了SPI接口,可以很方便对控制器进行配置及读取控制器工作状态信息。本文首先介绍了JESD204B serdes的应用领域、发展历程及存在的巨大优势,然后详细分析了JESD204B协议,特别是发送机部分的协议内容,包括传输层协议分析、加扰协议分析、数据链路层协议分析,同时还专门分析了JESD204B协议新加入的条款——确定性延迟。之后根据协议要求和项目需求完成了整个发送机协议控制器的模块设计及仿真,其中帧组装器支持两个双通道14位250MSPS ADC的数据映射和CS控制位的输入、加扰器及8B10B编码器采用并行32位的设计方法、可测试性设计采用了并行32位的PRBS实现。同时,本文设计的JESD204B发送机协议控制器与Xilinx自带的JESD204B接收机协议控制器IP核进行了联合仿真,并且基于Xilinx KC705开发板完成了整个发送机协议控制器的板级验证,联合仿真和板级验证结果表明本文设计的JESD204B发送机协议控制器能够与Xilinx自带的JESD204B IP核正常通信,符合发送机的设计要求。最后,基于TSMC55nm 1P7M标准CMOS工艺工艺完成了整个JESD204B发送机协议控制器的逻辑综合和自动布局布线设计。