该文提出了"高性能的32位嵌入式微处理器IP设计研究"的论文课题,得到了相关部门的课题支持,设计了32位微处理器PKURS,并在电路设计的各层级上对微处理器的数据路径和控制逻辑进行了深入的研究和具体的优化,为今后高性能微处理器IP的软核和硬核设计提供了相关的研究基础,提出了值得钻研的研究方向.论文的主要工作如下:1、完成了32位微处理器PKURS的设计,完全自主设计并实现了与32位ARM和16位Thumb双指令集兼容的微处理器.该处理器采用中芯国际SMIC 0.25μm CMOS工艺实现,整个处理器包含7万标准单元,引脚端口为108个,封装形式是PGA132.2、深入研究电路各层级设计技术,分别对微处理器PKURS的控制通路和数据路径进行优化,设计了一个高性能的微处理器IP核,与原始设计相比主频提高了18﹪,面积减小了5﹪,功耗降低了30﹪.3、搭建了开放式的微处理器虚拟测试验证环境,方便了微处理器的功能测试和验证,而且为微处理器作为IP应用于SoC设计提供了一个迅捷的系统原型验证平台.论文的主要创新点为:1.提出了一种新的状态机编码排序算法:FD算法.该算法通过对有限状态机进行分组以缩小排序时的比较范围,加快排序速度;由于采用KL分割算法,使得FD算法的精度不会损失,实验结果表明FD法精度高,速度快.2.从移位原理入手,提出了一种桶式移位器的新电路结构:镜面式结构:该结构平衡整个电路的路径,Spectre仿真证明此结构与一般的部分译码结构相比速度提高了30﹪,晶体管少了20﹪,功耗降低了25﹪.3.提出了折叠式结构应用于镜面式桶式移位器的物理实现.这种版图结构消除了由镜面式结构带来的长线和多节点效应,使得电路的面积很小.版图结果比一般的部分译码结构减少20﹪.4.设计了开放式的微处理器虚拟测试验证平台.提出了以CMDL(code mapping description language)为中间语言的多目标汇编技术,开发了通用的汇编器生成器,大大方便了微处理器的测试和验证,并为微处理器作为IP在SoC中的应用提供了良好的原型验证平台.