随着信息数字化程度的不断提高,作为信息处理手段的电子线路数字化趋势也越来越明显。锁相环是大部分电子线路的核心功能模块,其性能对电子线路产品的整体性能是至关重要的。传统的模拟锁相环性能良好,但对电路集成化和数字化形成了制约,而数字锁相环由于其可通过FPGA等大规模集成电路实现,在集成化和数字化方面有独特的优势,因而对全数字锁相环的研究是很有意义的。本文在详细分析锁相环原理的基础上,给出了全数字锁相环设计思路,确定了其主要模块功能,针对FPGA的设计特点,采用模块化、层次化的设计方法,将锁相环环路分为五个功能模块,给出各个模块单元电路的设计。锁相环的主要性能指标是锁定时间短、同步误差小,适用频带适当。基于上述考虑,提出了一种高精度快速锁定的全数字锁相环系统,该系统通过对÷K计数器的模数K进行自动调节,以解决锁定时间与同步误差之问的矛盾。基于ModelSim SE6.5仿真设计环境,采用Verilog HDL语言完成了系统设计,并给出了各主要功能模块的具体设计流程,逐模块进行了电路功能仿真,仿真结果表明设计合理、可行。采用Xilinx ISE作为综合工具,对全数字锁相环系统进行功能仿真、时序仿真和器件编程等综合验证。在FPGA上进行了电路性能板级测试,实验结果达到了设计预期。