随着人工智能技术日益成熟,卷积神经网络（Convolutional Neural Network）作为最热门的机器学习算法之一,其应用范围逐步扩大,涉及生活中的方方面面,例如视频监控领域、无人驾驶和医疗器械等。在实际应用中,需要通过硬件平台加速神经网络的计算过程,建立高实时性、低功耗的可操作系统。现场可编程逻辑门阵列FPGA（Field Programmable Gate Array）作为一种包含丰富资源的可更新器件,具有低功耗、高性能特点,被广泛应用于加速卷积神经网络的硬件系统中。而采用ARM（Advanced RISC Machine）+FPGA的异构计算方式,不仅能够充分发挥FPGA并行计算的高性能和低功耗特性,还可以在较短的周期内完成硬件电路开发。由于目前FPGA异构计算方式大多应用于专用神经网络加速,关于通用神经网络的研究还比较匮乏。本文提出了一种采用ARM+FPGA异构的设计方法,通过PYNQ（Python Productivity for Zynq）平台设计出了一种能实现分类和目标检测任务的通用加速器。本文从通用加速器硬件电路设计的角度出发,着重分析了深层VGG16分类网络算法和YOLOv3-tiny目标检测网络算法的结构,剖析了卷积层、池化层和全连接层等通用性网络结构的计算过程,并深入研究了YOLO网络专用的路由（Route）层、上采样层和解码过程。最后实现了能完成分类和目标检测任务的通用神经网络加速器。本文的主要内容有:（1）分析了异构计算实现加速器的过程,采用了AXI（Advanced Extensible Interface）总线实现了PS（Process System）端和PL（Programmable Logic）端的数据搬运。并提出了一种通过硬件电路接口实现ARM与存储器交互的方法,使ARM端可以直接处理外部存储器中的数据,以提高硬件加速器的通用性。通过PYNQ平台,采用以太网通信的手段实现PC（Personal Computer）机与FPGA加速器的通信,完成整个通用卷积神经网络的加速应用系统的搭建。（2）对数据进行预处理以实现DSP（Digital Signal Process）单元的复用。通过数据排序以适应硬件FPGA乘加器的矩阵运算,进行BN融合以加速推理,并提出一种改进的对称量化方式将VGG16和YOLOv3-tiny的32位浮点型参数量化为16bit定点数,并在量化过程中针对YOLOv3-tiny的Route层采取校准方法,方便FPGA的部署。（3）采用一种引入校准坐标的方式实现卷积运算和池化运算的并行加速,完成通用的卷积模块和池化模块硬件电路搭建。采取宽维度和输出通道维度联合切片的方式,提高了FPGA片上缓存的利用率,减少了系统访存次数。基于维度变换的方式对并行矩阵运算进行改进,以适应切片方式并提高DSP复用的效率。针对VGG16网络和YOLOv3-tiny网络的差异,添加辅助运算完成上采样层和Route层的设计,完成能部署实现不同任务的通用卷积神经网络加速系统。基于ZCU-102平台进过测试,在频率150MHz的情况下,VGG16网络的加速性能为180.40GOPS,YOLOv3-tiny的加速性能为119.10GOPS,卷积层的加速性能峰值高达305.5GOPS,整个FPGA加速器的功耗为5.845w。与国内外相关领域加速器进行比较后,该设计性能优异。与CPU相比对神经网络的推理过程加速显著,与GPU相比能耗较低。结果表明本设计通过异构计算方法,在保证计算性能和低功耗的情况下,能够有效地实现分类和目标检测任务,突出了本设计的优越性。