宽电压设计拓宽了芯片的使用场景,优化了芯片能效,但同时也为电路延时分析带来了巨大挑战。宽电压电路的延时建模与时序良率分析是严重的非高斯、非线性问题,随着电压降低,延时分布将从高斯分布退化为重尾分布。如何准确地估计重尾分布的分布参数,并计算分布积分以获取尾部良率,是该问题的主要难点。本文提出了一种基于替代模型的宽电压域电路延时模型来代替高代价的晶体管级仿真估计延时良率,并获取高精度的延时分布用于指导设计优化。首先,本文使用低秩张量近似（Low Rank Tensor Approximation,LRTA）来模拟由大量工艺参数波动引发的延时变化。LRTA模型作为精度可调的替代模型,能随着电压变化调整模型系数规模,以最小代价拟合延时与工艺参数间复杂的映射关系。接着采用自适应非线性采样算法不断生成新的样本点,对模型进行迭代优化,确保模型快速收敛。采样算法重点关注映射函数的非线性区,同时加大失效边界附近的采样权重,使新样本聚集在失效边界与强非线性区,样本携带更大信息量,提高了采样效率。最后,针对高维电路,使用切片逆回归（Slice Inverse Regression,SIR）降低输入参数维度,简化模型参数,加快收敛速度。本文在45nm FreePDK工艺的TAU15基准电路与28nm TSMC工艺的ISCAS’85基准电路上验证了该方法的有效性,并以对数偏斜正态分布（Log Skew Normal,LSN）与最大熵估计（Maximum Entropy,Max Ent）作为对标对象。实验结果表明,与蒙特卡罗模拟相比,该方法在延时分布参数与良率精度基本相同的情况下实现了20～100倍（45nm）与20.8～333.3倍（28nm）的加速。