数字图像处理泛指利用计算机软件或者新兴的各种硬件微处理器对图像进行处理的各种方法。数字图像处理包括:图像增强、图像复原、图像重建、图像分析、模式识别、计算机视觉^[1]。图像缩放作为图像重建的一个分支,在数字图像处理领域发挥着不可或缺的作用,并且广泛应用于医疗、监控、机器视觉等领域。图像缩放的核心是图像插值算法,传统的图像插值处理技术主要是基于软件平台,一般运行在Windows系统的PC机上,虽然如今的PC主频比较高,但是在图像处理时是基于软件的串行化处理方式,在实时性要求高的场合根本无法满足需求。因此怎样将图像插值算法在硬件上实现并且需要运算速度快,满足实时性要求,满足高带宽要求成为图像处理研究的一个重要课题。本文针对上述课题提出了一种基于FPGA的视频图像处理方法,FPGA可以保证在极低的主频下得到比PC软件平台更高的处理速度,利用FPGA的流水线处理技术可以在每个时钟周期下输出运算后的一个像素,实现了完全的并行化处理。本文在深入研究传统插值算法的基础上,采用MATLAB对各个插值算法进行仿真,权衡了芯片硬件资源、算法实现复杂度以及算法实现效果后,最终选取了双线性插值算法在FPGA上完成实现。系统设计的关键在于双线性插值算法的硬件实现以及各个模块的划分、相互协调使缩放功能稳定实时快速实现,并且该系统最多只需4个乘法器就能完成双线性插值运算全过程,相较传统方法简化了算法复杂度,节约硬件资源。整个缩放系统包含四个模块:视频图像采集模块、视频图像缓存模块、视频图像插值缩放模块、视频图像显示模块。本文采用Quartus II 11.1为开发环境,采用ALTERA公司的CYCLONE IV系列FPGA芯片EP4CE6F17C8为设计平台,该芯片功耗小、成本低,资源丰富。系统采用Verilog HDL对各个模块进行描述并实现其功能,具体包括将双线性插值算法进行并行改造,将算法中的计算和存储需求与FPGA芯片内部的可用资源相映射,并且做到简化处理、资源节约、速度达标等优势。系统实现过程中,前期在Modelsim平台上进行功能仿真与验证,后期在FPGA芯片上实现系统的综合,布局布线以及板级验证,最终能够实现视频图像从640*480分辨率到1024*768分辨率的实时缩放显示,场频为60Hz,并且缩放的分辨率可重配置,系统的运行频率达133MHz。