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基于DVB-T2系统在发送端采用BCH码与LDPC码级联的信道编码,而在实际信道中存在着突发干扰和噪声且在DVB-T2系统中传输的BCH码的码字很长因此会产生多个错误码字。而在DVB-T2系统中要求传输准无误且能随机纠正多个错误,因此本文对BCH码译码算法、硬件设计和实现这三个方面的问题进行了分析和研究。主要展开以下几个方面的工作：首先,对通用的BCH译码算法进行了分析和比较。从实现的角度,分析了基于硬判决的译码算法—Euclid算法及ME算法、有逆的BM迭代算法、无逆的BM迭代算法和串行无逆的BM迭代算法。最终选择串行无逆的BM迭代算法来完成DVB-T2系统的译码,不仅避免了较困难的求逆运算,而且只需要3个有限域乘法器就能完成硬件设计和实现,大大降低了硬件实现的复杂度。其次,根据BCH译码的串行无逆的BM算法分析结论,提出了适于DVB-T2系统的并行处理的BCH纠错码译码的硬件设计方案,本文从硬件资源和数据处理速度两方面综合比较,主要在BCH纠错码译码的伴随式计算阶段采用1倍并行计算的思路,使译码器在一个时钟内完成1次伴随式的计算；在钱氏搜索阶段采用2倍并行处理的方法,使译码器能在一个时钟内完成2次钱搜索；并完成对串行无逆的BM迭代算法求解关键方程阶段的硬件设计实现。通过对BCH纠错码采用并行处理方式进行译码不仅减少了译码时间,而且通过资源共享的方式降低了实现面积。最后,运用Verilog语言进行BCH译码算法实现,并搭建测试平台完成其算法与FPGA验证,编写不同的CASE(测试用例)来测试插入一个或多个错误的情况下BCH码的纠错能力。本文主要给出了在BCH码中插入1个和2个错误码后译码器能正确译码的过程,并给出了相应的测试结果和仿真图。仿真和测试结果表明,采用了本课题所述方法的BCH译码器的综合结果为94MHz,大于系统要求的64MHz,能达到DVB-T2系统性能要求。