随着生活质量的不断提高,对高品质多媒体终端的需求也在不断增长。UHD、4KTV等高分辨率、高帧率的视频终端不断涌现,8KTV品质的视频终端不久也将进入家庭。人们对媒体视听效果的无止境需求,给视频编码技术发展带来了极大挑战。HEVC是一种新的视频压缩标准,可以满足4KTV、8KTV等编码需求,相比于H.264标准,其压缩效率提高了50%–70%,复杂度增加了2–4倍。由于HEVC编码算法计算量大、访存带宽高,所以HEVC编码算法的设计和优化以及相应硬件实时编码系统的研发成为该技术迅速进入市场应用的关键,且已成为其面向市场应用的研究热点。考虑HEVC编码算法的高复杂度,利用通用处理器平台无法完成4K以上HEVC实时编码任务,开发专用的HEVC视频编码IC是目前比较有效的方法。目前市场上H.264编解码的市场占有率80%以上,考虑到编码产品市场的兼容性需求,要求新的编码终端能够兼容HEVC和H.264编码算法。依据以上情况,论文针对新一代视频编码算法优化及其相应的硬件系统架构进行深入研究。论文对HEVC视频编码的关键算法和硬件实现方法进行研究。针对硬件实现,改进和优化了帧内预测与帧间预测等视频编码算法,提出了相应的硬件实现体系架构,完成了RTL级硬件建模。新的体系架构兼容H.264标准,能够在单帧间参考帧、搜索区域为[-16,16]情况下完成7680×4320@35.07fps视频实时编码。本文的主要研究工作包括:论文研究了HEVC编码软件中编码块的帧内编码纹理模式与编码块像素方向梯度和的相关性,提出了基于编码块纹理特征的帧内编码模式选择算法。为降低纹理参数提取的计算量,本文利用图像帧中空间相邻像素具有强相关性这一特点,隔行提取了待编码图像块四个方向相邻像素梯度和作为纹理参数,依据此参数依次判断当前CU是否进行帧内预测计算以及下一深度划分和预估当前编码块纹理。论文提出的纹理参数提取方法易于VLSI实现,可用帧内预测原有硬件电路实现参数提取,从而提高帧内预测硬件电路效率。针对H.264编码,仅需要提取水平与垂直两个方向的相关度参数,来评估当前宏块纹理平坦度,据此对I16MB、I4MB帧内模式进行选择。通过实验证明该算法在有效地降低帧内预测计算量的同时,视频压缩质量与压缩率变化较小。论文研究了帧内预测代价与待编码块像素相关度之间的相关性,提出了帧内/帧间判决优化算法。具体在P/B帧的帧间预测过程中,对需要帧内预测的编码块进行像素相关度计算,以估计其帧内预测代价。再将该值与编码块的帧间匹配代价进行比较,从而判断该编码块是否需要进行帧内预测计算,减少了帧内预测的冗余计算。最后通过实验表明该算法能够在保证视频编码质量情况下,降低帧内/帧间判决算法复杂度。同时完成CU帧内优化以及帧内/帧间判决优化算法的RTL级映射电路,通过仿真实验评估上述优化算法的硬件电路性能。论文针对HEVC参考软件运动估计过程中的数据路径依赖以及编码块多层次划分编码函数递归调用问题,提出了适于VLSI实现的并行运动估计搜索算法。为进一步提高运动匹配速度,对当前编码块的搜索中心点匹配残差与搜索范围之间关系进行研究,据此关系提出了适合并行运动估计算法的自适应搜索范围调整算法。通过实验证明,上述并行自适应范围调整运动估计算法能够在视频编码质量与压缩率改变较小的情况下实现。论文对上文运动估计优化算法进行了RTL级建模。为实现参考图像区域在搜索过程中动态调整的算法,提出了参考像素数据可随时钟在参考像素寄存器中四个方向流动的1-D脉动阵列结构;还提出了3×3交叉错行存储策略,以达到帧间参考像素回形扫描时所需的横、纵向图像灰度数据输入Bit数固定不变的需求。仿真结果表明,相比于传统在运动搜索过程中参考图像区域尺寸不变的算法及相应电路,本文电路结构能够有效提高帧间运动估计速度。同时通过可配置电路的设计也保证了上述硬件架构对H.264的兼容性。提高了目前整数运动估计电路的处理能力。