近年来,无线通信和移动计算正稳步向更高的速率发展,对集成电路的精度和功耗方面提出了更高的要求。以降低功耗、节省面积和提高精度为出发点,设计了一款基于SAR量化器的Σ-Δ(也称Sigma-Delta)调制器混合结构。该结构采用SAR量化器代替传统的Flash ADC型量化器实现量化处理。与传统结构相比,SAR量化器不需要多个比较器,不存在元器件失配问题,结构简单且能够降低整体功耗。本文研究了Sigma-Delta调制器的过采样技术和噪声整形技术,分析了单环、级联、前馈、反馈、一位和多位等调制器的结构特点,明确Sigma-Delta调制器在高精度音频领域的突出优势。总结了调制器性能与调制器的阶数、过采样率和量化器位数之间的关系,确定使用二阶积分器和五位量化器。在此基础上搭建Sigma-Delta调制器的行为级模型,验证调制器的性能。采用0.18μm CMOS工艺对提出的二阶五位量化Sigma-Delta调制器进行电路设计,主要包含量化器电路和积分器电路。量化器由电容阵列、SAR比较器以及逻辑电路构成。电容阵列采用复用结构,可以取消积分器第一级采样电容,简化电路结构。SAR比较器采用差分输入结构,共模电压较低且量化精度更高一些。积分器由跨导运放和开关电容构成,整体采用前馈结构,可以避免积分器中的运算放大器出现失真。同时第一级积分器不需要采样电容,进一步节省芯片面积。使用Cadence Spectre软件对调制器各个子模块及整体模块验证,主要包括量化器模块、积分器模块、整体调制器模块以及整体时钟模块。结果表明Sigma-Delta调制器在电源电压为1.8V、采样频率为3.2MHz和过采样率为128的条件下,信噪比为98.5d B,有效位数为16.07bits。对调制器中比较器、放大器、共模反馈、基准电压源和整体版图进行设计实验,总体布局的有效面积为0.56mm~2。