集成电路物理设计就是将综合后的门级网表转换为具有实际走线的版图,是芯片电路设计与芯片制造的桥梁,它不仅关系到集成电路的功能正确与否,还关系到集成电路的性能和成本,集成电路的物理设计环节包括:逻辑综合、布局规划、时钟树综合、布线规划、物理验证。本文针对NUCSoC芯片,在分析研究传统物理设计流程基础上,采用了一种功耗低、时序收敛的高性能版图的设计方法。首先,根据NUCSoC芯片的结构框图分析各时钟域时序,进行物理综合;其次,完成数据准备、布局规划、时钟树综合、布线规划的NUCSoC芯片布局布线设计;最后,将布局布线规划后的版图进行时序验证、功耗验证、版图布局合理性验证、DRC验证和LVS验证。在功耗优化上,首先明确功耗优化目标,然后对各个阶段影响功耗的因素进行分析优化,具体包括:布局规划阶段中的调整PAD、硬宏单元、标准单元的物理位置、规划电源网络,时钟树综合阶段的插入不同尺寸的时钟缓冲器和布线规划阶段的设置串扰参数,采用此种方法功耗降低了10.92%。在时序优化上,首先明确时序优化目标,然后对各个阶段影响时序的因素进行分析优化,具体包括:时钟树综合阶段和布线规划阶段的插入时钟缓冲器、优化器件尺寸,最终实现NUCSoC芯片的建立时间、保持时间、最大扇出、过渡时间、负载电容满足设计要求,采用此种方法时序收敛有6%的余量。使用ATE设备对流片回来的芯片进行测试,时钟频率达到100MHz,内核功耗为199mW,芯片功耗为255mW,等效逻辑门为457k,面积为2.4mm×3.58mm,对于640×480×14比特的图像可以达到100帧每秒的数据通过率,满足实时应用的要求,测试结果表明上述方法的有效性。