等离子体工艺最初被引入集成电路制造时,人们就意识到等离子体损伤对器件的潜在威胁,进而通过大量试验研究损伤的机理以及避免损伤、修复损伤的方法。研究表明等离子最主要的损伤机理表现为等离子体的充电损伤。在等离子体工艺中,MOSFET的栅氧化膜上存在较高的电场应力,进而使得栅氧击穿或失效（寿命缩短）。研究人员多年致力于这一电场应力产生机制的研究,获得了卓有成效的成果,但仍有一些等离子工艺中出现的现象不能得到很好的解释。有研究认为当栅氧化层厚度低到一定程度时（低于3.7nm）,由于量子隧穿效应,充电损伤会大大减少。本文的研究发现,在0.18μm的FSG工艺中,当栅氧化层厚度为3nm时,后端的等离子体工艺仍然会给的栅氧化层造成严重的损伤,栅氧化膜的可靠性测试GOI（栅氧完整性）和TDDB（介电层经时击穿）的结果都会明显衰退。本文首先对充电损伤的测试结构以及测试方法进行了研究,发现直接测量连接有天线结构的栅氧化层在1.1倍工作电压下的漏电流是检测等离子充电损伤的较快速、简便和可靠的方法。基于0.18μmCMOS工艺,本论文对包括多晶硅刻蚀、层间介质刻蚀、金属线刻蚀、IMD淀积在内的各项等离子体工艺对栅氧化膜的充电损伤进行了系统的评估。发现金属层间介质（USG或FSG）的HDP CVD过程是对栅氧化膜的等离子充电损伤的主要来源。研究表明在HDP淀积结束时的光电导效应使得绝缘的IMD层在较短的时间内处于导电状态,绝缘层的电阻率大大降低,较大电流由IMD层下的金属线收集,流经栅氧化膜,在栅氧化膜中产生缺陷,从而降低了栅氧化膜可靠性。通过增加IMD层的厚度,减少了淀积结束时的光电导电流(失效率由60%降低到20%,测试采用为AR400的天线结构,判定栅漏电流大于1E^-10A为失效)。通过调节HDP CVD结束后反应腔内的气体组分,IMD层的光电导也得到了一定程度的抑制。结合上述两者措施,调整工艺参数,从而使等离子体充电损伤得到了明显改善（失效率降低到10%）。另外,在研究过程中本文还发现不同方向的充电电流对晶体管的阈值电压有不同的影响。