【摘 要】
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随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的数字逻辑软错误愈加明显。因此,一个合适的布局设计与满足时序收敛的时钟信号是数字后端物理实现过程中克服外界辐射干扰的重要保证。本文基于一款抗辐射SRAM的数字后端物理设计与实现出发,从布局布图与时钟树综合角度进行了深入的研究。以基本布局设定为基础,对抗辐射SRAM进行合理布局规划
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随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的数字逻辑软错误愈加明显。因此,一个合适的布局设计与满足时序收敛的时钟信号是数字后端物理实现过程中克服外界辐射干扰的重要保证。本文基于一款抗辐射SRAM的数字后端物理设计与实现出发,从布局布图与时钟树综合角度进行了深入的研究。以基本布局设定为基础,对抗辐射SRAM进行合理布局规划;以时序收敛标准为前提,对电路时钟树综合的相关参数进行合理的设置。针对抗辐射单元加固后所带来的时序恶化问题,在时序约束方面将约束得更加紧张,适当增加一定的余量值,以时钟树综合条件为标准,对数字系统的静态时序和时序路径进行详细的分析。基于INNOVUS软件进行了布局布图、标准单元摆放、时序优化、时钟树综合、真实绕线等相关流程。经后端物理过程进行了寄生参数提取、静态时序分析优化、等价性检查和功耗分析等,验证设计的合理性。本论文针对SRAM在各种辐射效应影响下出现的逻辑信号错误等问题,在40nm工艺下,采用加固的抗辐射单元,完成了该芯片的后端物理设计。采用基于反相器与缓冲器相结合的时钟树综合方法,使时钟信号的占空比趋于一致,减少了时钟网络的延迟,减少了时钟网络所需要的单元,使芯片的时序得到了更好的收敛。同时通过增加I/O供电单元,加宽电源线,增加电源布线层数等措施解决了电压降电迁移等问题,形成了一个强健的立体电源网络,最终完成了芯片的整个物理设计及相关验证。
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