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卷积编码是深度空间通信系统和无线通信系统中常用的一种编码方式.在1967年,Viterbi提出了卷积码的Viterbi译码算法,它是一种卷积码的最大似然译码算法,通过寻找译码器接收序列和卷积编码器的输出序列的最大似然函数来得出译码结果.该文的主要内容是Viterbi译码器的FPGA设计.在设计中,采用了并行加比选蝶形算法来寻找编码器篱笆树上的幸存路径,用寄存器交换(reg_exchange)算法来对幸存路径作处理得到译码输出.该论文设计输入是采用硬件描述语言VHDL来完成的,通过在各种EDA(电子设计自动化)工具下的仿真和综合,验证了该文所设计的Viterbi译码器的正确性和实用性.