【摘 要】
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ADC作为连接模拟信号与数字信号的桥梁,成为了现代电子系统中重要的一环。在ADC的众多结构中,流水线结构在实现超高速、高精度方面具有良好的潜力,但是噪声、失调、失配等非理想因素的存在,限制了流水线ADC整体性能的提高。因此必须引入校准技术对非理想因素进行校准,以保证流水线ADC高性能的实现。本文对流水线ADC及其校准技术的研究现状进行了全面的调研,明确了流水线结构的优势和校准技术在其高性能实现方面
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ADC作为连接模拟信号与数字信号的桥梁,成为了现代电子系统中重要的一环。在ADC的众多结构中,流水线结构在实现超高速、高精度方面具有良好的潜力,但是噪声、失调、失配等非理想因素的存在,限制了流水线ADC整体性能的提高。因此必须引入校准技术对非理想因素进行校准,以保证流水线ADC高性能的实现。本文对流水线ADC及其校准技术的研究现状进行了全面的调研,明确了流水线结构的优势和校准技术在其高性能实现方面的必要性。依据流水线ADC的基本原理,基于Verilog-A完成了18位20MS/s流水线ADC的行为级建模。分析了流水线ADC中非理想因素引起的误差,针对这些误差来源,介绍了现有的校准技术,为本文流水线ADC数字校准算法的设计奠定基础。本文针对电容失配误差,设计了基于跳变点高度的电容失配数字校准算法,消除了工艺偏差对流水线ADC精度的影响;针对增益误差,设计了基于可编程反馈电容阵列的增益误差数字校准算法,降低了高增益运算放大器的设计难度;针对采样时刻失配误差,设计了基于可变延时线的采样时刻失配数字校准算法,弥补了SHA-less流水线ADC在高频应用的缺陷。本文基于Verilog对各个数字校准算法进行了设计,并应用于一款18位20MS/s流水线ADC中。仿真结果显示,当存在1‰的电容失配误差时,校准后ENOB由13.41-bit提升至16.83-bit,SFDR由88.44dB提升至106.17dB;当存在5‰的增益误差时,校准后ENOB由12.51-bit提升至17.84-bit,SFDR由89.23dB提升至130.3dB;当存在100ps的采样时刻失配误差时,校准后ENOB由13.25-bit提升至17.86-bit,SFDR由93.49dB提升至130.23dB。最后本文基于0.18μm CMOS工艺进行了版图设计,并完成了数字校准算法的形式验证和时序分析。
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