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静电放电(ESD,Electro-Static Discharge)是一种常见的物理现象,存在于几乎生活的每个角落。现代半导体工艺蓬勃发展,集成电路(IC)的可靠性问题无法忽视,ESD问题又在可靠性问题中扮演重要角色,也使得ESD防护成为集成电路领域不可或缺的一部分。本论文基于两款28nm工艺下终端芯片的项目研究,对其中一款芯片常见的电源口失效形式做了详细探究,结合失效分析和失效机理,针对ESD防护薄弱点设计了相应的防护解决方案,设计并流片了14nm Fin Fet工艺下新型的ESD器件;对另一款芯片的电源管脚主要防护器件-RC NMOS做了包括上升沿,上下电以及EOS浪涌等抗力缺陷的研究。此外,对高压BCD工艺和Ga As工艺下的ESD器件性能做了设计研究。本论文的主要内容和结论如下:1.根据项目提供的某款28nm CMOS工艺的终端芯片做了ESD测试和失效分析,总结了芯片具体的失效形式,并判断芯片ESD防护薄弱点为器件的电源口片上防护器件GGNMOS与片外TVS防护失去协调失去钳位电压能力损伤PMOS/NMOS输出管及内部核心电路,根据失效分析结果和ESD测试分析,总结了失效机理并提出优化建议。2.根据Fin Fet工艺下的ESD器件新要求,结合平面CMOS工艺下设计经验,绘制14nm新型ESD器件版图并进行流片,通过电流密度仿真以及TLP测试,分析器件的工作机理以及ESD防护参数,对流片结果做了进一步的版图优化,总体结果满足项目指标,为课题组未来Fin Fet流片提供设计经验。3.基于某款终端芯片电源管脚ESD防护器件-RC NMOS,分析RC NMOS工作机理,设计并模拟了实际应用场景中缓上升沿、上下电以及EOS浪涌脉冲的实验方案,测试了不同条件下RC NMOS应对的结果,根据抗力缺陷的实验结果,结合失效分析,研究了RC NMOS在应对三种测试场景下的工作机理,针对发现的风险点设计并通过仿真验证防护改善方案,建立了RC NMOS在非标准ESD应用场景下的ESD工作模型。4.基于高压BCD工艺下LDMOS现有ESD性能缺陷,提出了漏端带NW的改进型LDMOS,流片测试结果显示在保留了LDMOS直流电学特性的同时,提高了器件的鲁棒性;基于双叉指LDMOS-SCR结构提出了漏端分段的LDMOS-SCR,在保证了器件SCR结构完整性和鲁棒性的同时节省了版图面积。5.对应用于工程中的一款Ga As PHEMT高速光模块功率放大器使用HBM和TLP测试做了全芯片的鲁棒性测试,综合失效分析和测试结果,找到了ESD薄弱点,阐明了失效原因。设计肖特基二极管串结构对其进行ESD防护,并进行流片验证,使芯片的薄弱点VC管脚的HBM等级由350V提高到了750V。