片上网络(Network-on-Chip,NoC)是一种全新的以通信为中心的片上互连结构,具有高带宽、可扩展和低功耗的显著优势,是解决复杂片上系统(System on Chip,SoC)全局互连与通信问题的有效方案。随着三维集成电路技术的兴起,使得片上网络从二维向三维扩展成为可能,三维片上网络的出现进一步提高了系统的性能。论文结合NoC设计特定性的特点,对三维NoC设计中拓扑生成与布图规划这个关键问题展开研究。论文将三维NoC拓扑生成与布图规划问题划分为三个层次,包括IP核分层与布局、路由器和网络接口的插入与合并以及路由路径分配,以此为不同应用生成优化的拓扑结构,并确定各模块在芯片上的最优布局位置。首先针对不同应用IP核之间的通信关系和尺寸信息,提出一种基于B*-tree结构的IP核分层与布局方法,将IP核划分到三维结构中的不同层上,并实现IP核在每一水平层上的最优布局。其次考虑路由器和网络接口的面积开销,提出一种基于遗传算法的求解模型,确定路由器和网络接口的最佳插入位置,进一步考虑层间TSV布局数目的约束,提出路由器合并算法,使互连功耗和面积更优。最后提出基于Dijkstra算法和TP约束的路由路径分配方法,为特定应用的每条通信踪迹生成确定的、无死锁的最短路由路径,同时保证网络链路负载均衡,以此生成路由器互连结构。采用多组多媒体测试应用验证了所提方法的有效性,应用本文方法所生成的三维NoC结构与随机的生成结构相比,平均降低了32.5%的互连功耗和3.6%的芯片面积。论文还进一步对面向规则拓扑结构的NoC仿真器Nirgam进行修改与扩展,实现其对专用三维No C拓扑结构的建模与仿真。应用所设计的NoC仿真器对面向各种多媒体测试应用生成的专用三维结构进行仿真,实验结果表明,应用本文提出方法所生成的三维结构与3D Mesh结构相比,可平均降低66.2%的路由器数目、47.16%的面积、33.6%的延时、65.6%的路由器功耗和65.4%的互连功耗,同时提高8.2%的吞吐量。