随着集成电路设计技术的进步和工艺技术的发展,嵌入式存储器占典型的片上系统(System-on-Chip, SoC)芯片的很大一部分,嵌入式存储器的任何设计或工艺上的进步,都会影响整个SoC芯片特性(成本、产量、性能和可靠性)。出于这个原因,存储器使用最先进的工艺技术,以达到快速的存取速度和实现高的集成度。但是,这样做的后果是,存储器更容易受到生产工艺和工艺偏差的影响而导致错误,成为影响SoC芯片成品率的主要因素。现如今,静态随机存储器(Static Random Access Memory, SRAM)的测试已经成为了一项重要的课题。在现在的主流可测性技术中,内建自测试技术(Built-in Self-Test, BIST)是一种节省时间、降低成本的方法。通过考虑嵌入式SRAM的故障模型,选择March C-算法作为嵌入式SRAM的测试算法,并将March C-算法扩展为字定向算法。字定向的March C-算法对SRAM的常见故障有比较高的覆盖率,并且硬件实现难度适中。本文重点设计基于状态机控制的SRAM内建自测试电路。用硬件描述语言Verilog HDL语言,搭建SRAM内建自测试电路；用ModelSim完成电路的功能仿真；在FPGA平台上完成时序和功能验证；最后,用DC综合电路,生成门级网表,进行静态时序分析,自动布局布线实现电路的版图设计。本文给出的基于March C-算法的SRAM内建自测试设计方案可行的例证,此设计能够覆盖到嵌入式SRAM的大多常见故障类型,其优势在于测试时间和芯片面积参数。