【摘 要】
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高速接口电路（Ser Des）是复杂的数模混合电路,对于这类电路的测试一般需要先生产出这类IP的验证芯片,然后在板级进行各项测试。但当Ser Des作为IP集成到SOC芯片内部后就无法用原有方法进行测试,通常的验证芯片测试方案,需要额外新增芯片端口,而大型SOC的端口资源非常紧张,需要用尽量少的端口开销实现尽量多的测试内容。如果针对SOC做板级测试,则测试复杂度大大增加,并且测试成本高,测试时间长
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高速接口电路（Ser Des）是复杂的数模混合电路,对于这类电路的测试一般需要先生产出这类IP的验证芯片,然后在板级进行各项测试。但当Ser Des作为IP集成到SOC芯片内部后就无法用原有方法进行测试,通常的验证芯片测试方案,需要额外新增芯片端口,而大型SOC的端口资源非常紧张,需要用尽量少的端口开销实现尽量多的测试内容。如果针对SOC做板级测试,则测试复杂度大大增加,并且测试成本高,测试时间长。因此,Ser Des的ATE（Automated Test Equipment）测试依旧必不可少。同时Ser Des作为高速接口电路,对ATE提出了很高的测试性能要求。为了解决这些问题,本文主要工作和贡献如下:（1）研究Ser Des基本结构、工作原理和主流的可测性设计方法。（2）完成了1149.6标准的Ser Des边界扫描设计,实现了JTAG端口控制的Ser Des内建自测试设计,测试范围覆盖环回路径上的所有模块,测试频点覆盖1.25Gbps、2.5Gbps、5Gbps、6.25Gbps四个频点。（3）设计并实现了能提高全扫描测试覆盖率的wrapper设计。该设计由异或压缩逻辑、二选一开关、带反馈的扫描移位寄存器三部分组成,既实现了测试隔离功能又减少了扫描移位寄存器的数量,同时对扫描移位寄存器串链生成测试码,提高测试覆盖率。（4）研究ATE的工作原理和构成,完成了测试码转码,构建了测试环境并完成内环、外环误码率自测试和控制寄存器读写测试。测试结果表明Ser Des的内建自测试测试码工作正常,为包含Ser Des IP核的SOC芯片量产测试筛选提供了保障。
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