在信息时代的今天,为适应信息技术的高速发展,高速处理器、多媒体、虚拟现实以及网络技术对信号的带宽要求越来越高,所以多信道应用日益普及,所需传送的数据量越来越大,速度越来越快。在这种形势下,LVDS接口技术,凭借其高速、低功耗、低噪声及低成本的优势受到很多领域的青睐。在实际应用上,LVDS在串行解串器(SerDes)中的应用最为广泛。SerDes有四种基本架构,本课题研究的是其中的一种-8b/10bSerDes。论文首先给出了8b/10bSerDes的系统结构,将其分为发送端和接收端两个部分,然后按照功能的不同,对电路进行了模块划分,并且设计了其中的4个主要模块-8b/10b编码模块、8b/10b解码模块、10:1并串转换模块和1:10串并转换模块。　　 对于8b/10b编解码模块,首先分析了8b/10b编解码的原理和特点,然后提出了基于Disparity的查找表的新方法来实现电路的设计。而对于串/并转换模块,则在对传统结构研究的基础上,根据设计的需要,提出了并行结构和树型结构相结合的方案来完成设计。　　 整个设计按照ASIC流程来实现,首先用硬件描述语言(Verilog)来实现各个模块的RTL级设计,然后使用Mentor公司的modelsim来对各个模块及整体电路进行功能仿真。经验证,设计的电路功能是正确的。在此基础上,再对发送端和接收端电路进行综合和静态时序分析(STA),使用的工具分别是Synopsys公司的DC和PT,另外进行综合和STA时使用的是smic0.18的工艺库。经验证,设计的电路可以对33M的8位并行数据进行串行化传输,串行速率达到330Mbps。