SDR收发机芯片中低功耗可扩展处理器的研究与设计

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目前高性能收发机芯片多采用软件定义无线电(Software Defined Radio,SDR)技术,通过内嵌低功耗处理器执行复杂的流程控制,滤波器系数配置,信号校准等关键工作。SDR收发机具有硬件开销小,算法可重构的特点,已逐渐成为未来发展的主流趋势。考虑到SDR收发机芯片的功耗要求和内部复杂的边缘计算场景,对内嵌的处理器提出了低功耗,可扩展,具有一定硬件加速能力的要求。针对SDR收发机芯片对于内嵌处理器的需求,本文基于RISC-V开源指令集研究并设计了一款可扩展低功耗的处理器。本文的主要工作如下:本文在RISC-V基本指令集上扩展了标准整数乘除法指令集和压缩指令集,设计了一款三级流水线处理器。目标处理器通过指令预取机制和预译码结构解决压缩指令和32位标准指令交织出现引起的地址非对齐问题,通过多时钟域关断机制实现低功耗模式以满足嵌入式应用的功耗要求。针对收发机对边缘计算的需求,本文设计了通用的可扩展处理器接口,并实现了相应的可扩展硬件设计,可在标准RISC-V处理器内核扩展协处理器以实现专用领域架构。基于该处理器的可扩展性设计,本文设计了FFT加速协处理器和卷积神经网络加速协处理器。根据目标处理器的微架构,本文设计了相应的在线片上调试系统。目标调试系统基于处理器内核的流水线管理单元设计,支持断点、单步、复位、寄存器读写,存储器读写等常规调试手段。有赖于精确的流水线控制技术,本文设计的调试系统具有低代价低开销的特点。针对以上设计,分别进行了相应的仿真测试,FPGA原型验证,测试结果表明目标处理器可协同SDR收发机芯片进行I/Q校准,流程控制等工作。同时在TSMC 40nm标准数字工艺下,对目标处理器和内核分别进行综合,其中内核面积仅为0.026mm2,动态功耗仅为3.894μw/MHz,满足SDR收发机芯片对于面积功耗的要求,相比于同类型处理器具有一定优势。
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