数据转化器，包括模数转换器(Analog to digital converters，ADCs)和数模转换器(Digitalto analog converters，DACs)是电子系统中连接模拟世界和数字世界的“桥梁”，是混合信号处理系统中的核心模块。随着计算机处理速度和微电子技术的高速发展，信号处理的速度向越来越高的速度迈进，对ADC的性能特别是转换速率提出更高的要求。高性能超高速ADC芯片可以增加数字系统获取的信息量，从而提高系统的竞争力。研究采样率超过10GSps的高速ADC技术对通信技术、高速信号和数据处理、射电天文等诸多高科技领域都有着非常重大的意义。　　本文首先介绍了ADC的基本原理和相关技术指标，讨论了ADC的各种实现结构。在此基础上，以全并行ADC为研究背景，在CMOS工艺和BiCMOS工艺下对超高速ADC及单元电路实现的关键技术进行了深入研究。　　在超高速跟踪保持放大器(THA)的研究中，本文基于90nm CMOS工艺和0.18μm SiGeBiCMOS工艺研究了超高速跟踪保持器的性能受限因素。在深亚微米CMOS工艺下，利用CMOS开关和Dummy开关结合的方式抵消时钟馈通和电荷注入的影响。输入和输出缓冲电路采用共源差分放大器保证信号传输的线形度，放大器的输入级采用交叉耦合对管进一步降低电荷注入效应和跟踪时刻的时钟馈通效应。缓冲电路采用有源电感作为负载扩展放大器带宽。仿真结果表明，该THA能够工作在20GHz下，性能良好。在BiCMOS工艺下，采用开环结构和CMOS开关实现了一个低功耗THA电路，并在0.18μm SiGe BiCMOS工艺下完成版图设计和流片加工。仿真和测试结果表明，该THA最高工作速度达到20GHz，能够用于超高速系统中。　　在超高速比较器的研究中，对比了高速锁存比较器的实现结构。利用小信号模型分析了源级耦合逻辑(SCL)锁存器在跟踪放大和再生阶段的时间常数，研究了影响两个阶段时间常数的因素。采用动态有源电阻作为负载实现动态SCL锁存结构，在跟踪放大阶段，电阻变小降低复位时间;在再生锁存阶段，电阻变大减小再生时间常数提高再生速度。采用动态SCL锁存器两级级联实现了一个低功耗主从式超高速比较器，为实现低功耗超高速ADC提供基础。在超高速ADC其他模块中，包括分压电阻网络、级间缓冲、火花码消除技术、数字编码和输出缓冲等，本文也做出了一定的分析和研究。　　在以上研究的基础上，基于TSMC90 nm CMOS工艺完成了20GSps，4bit全并行ADC系统的设计，仿真结果表明，该电路最高采样率为20GSps，微分非线性和积分非线性均小于0.5LSB，有效位为3.78bits，功耗为457mW。电路仿真只是初步验证了设计的可行性，流片和测试才能更加准确地反映芯片的性能。考虑到芯片设计面积和成本的限制，将4bit全并行ADC简化为3bit全并行ADC，在TSMC90nm CMOS工艺下完成了整体的版图设计、后仿真分析、流片加工和芯片测试工作。测试结果表明，该ADC最高转换速率能够达到20GSps，在最高采样率下，最小量化精度40mV，信号有效输入带宽为1GHz，系统的微分非线性和积分非线性最大值分别为0.47LSB和0.41LSB，有效位为2.43bits，电路总功耗为246.8mW。目前国内尚无转换速率超过20GSps ADC设计的相关报道。本文的研究和分析对国内超高速ADC的研究和实现具有一定的参考价值。