随着集成电路产业的快速发展,电子产品越来越受到欢迎。特别是半导体工艺的不断发展,芯片的工作频率和集成度的不断提高,功耗已经成为集成电路(IC)设计者必须考虑的关键因素,研究高效的低功耗IC设计方法已然变得越来越重要。本文基于40nm工艺,实现了一款MCU芯片的低功耗物理设计,芯片规模(Gates)约600万门,时钟频率为180MHz。本文是基于Synopsys最新布局布线工具IC Compiler Ⅱ(ICC Ⅱ)进行的相关低功耗物理设计的研究,文章首先介绍了集成电路的发展历史和低功耗研究现状,然后介绍了 CMOS功耗的来源及理论,在此基础上,提出了40nm工艺的低功耗设计思想,并介绍了物理设计中常用的几种低功耗技术方法。最后,详细阐述了低功耗设计方法在MCU芯片物理设计中的具体实现,并通过功耗对比分析证明了本文提出的低功耗方法的显著效果。在低功耗布图规划阶段,根据不同的低功耗单元的结构,采取了不同的布局方式和电源引脚的连接方式,特别是电平转换单元,为了使此单元供电充足,本文并没有采取传统的电源轨道供电方式,而是将其电源引脚优先连接到电源条线上,从而更好的发挥其使到达该区域信号的电压摆幅与该区域电压保持一致的作用。在时钟树综合(CTS)阶段,为了更有效的降低时钟网络功耗,本文提出了新的时钟树综合方法:手动配置时钟树单元,一般的CTS方法为了确保时序往往会牺牲功耗,而本方法以时钟偏差和插入延时为目标,在确保时序快速收敛的同时又降低了功耗。通过分析时钟结构,首先将时钟网络分成三段并分别做平以获得更小的时钟偏差,然后手动配置时钟树单元来减小插入延时,从而更有效的降低功耗,结果表明该方法可以降低27.9%的时钟网络功耗。不仅如此,本文还提出了门控时钟技术的新方法,传统门控时钟方法有时会插入过多的门控时钟(ICG)单元,导致自身增加的功耗比其关断的功耗还多,本方法将ICG单元尽量靠近时钟树根节点,既减少了 ICG单元的数量又可以关断更多的时钟单元,从而进一步降低功耗,结果表明该方法可在传统门控时钟基础上进一步降低10.1%的功耗。两种方法均效果显著,大大提高了芯片的性能。