随着集成电路的发展，工艺特征尺寸不断缩小，芯片的集成度与工作频率不断提高，数字集成电路芯片设计中对时钟网络的要求越来越高。时钟网络的设计是芯片物理设计中极为重要的环节，超高速，低功耗，高性能的超大规模集成电路的迅速发展对时钟网络的设计提出了更高的要求。常规的时钟网络结构已经难以满足当今VLSI设计对时钟树提出的时钟偏移、时钟延迟等方面的指标。　　传统的时钟网络结构基本分为树状时钟网络与网状时钟网络。树状时钟网络结构的时钟偏移受片上差异（OCV）的影响比较大；网状时钟网络结构虽然受片上差异的影响小，但是因为其消耗的布线资源大，所以功耗比较大。本文结合以上两类传统时钟网络结构的优点，提出了一种新的时钟网络结构——多区域时钟树网络结构。　　多区域时钟树的实现方法是把模块分成多个区域建立时钟树，在每个区域上方插入一个时钟根缓冲器，时钟源先由顶层时钟网络传播到每个时钟根缓冲器，然后以每个时钟根缓冲器的输出端作为每个区域的等效时钟源进行时钟树综合。当电路引入片上差异(OCV)来计算时序，多区域时钟树相比传统的树状时钟网络具有更小的时钟偏移和时钟延迟，同时比传统的网状时钟网络具有更小的功耗。　　本课题的主要内容是研究基于标准单元的多区域时钟树的自动综合。首先详细阐述了多区域时钟树的设计理念，之后结合实际的芯片，以Linux系统为操作平台，EDA的工具IC Compiler和Encounter为操作软件，具体介绍了20nm工艺下基于标准单元的多区域时钟树自动综合的研究及其物理版图的实现。最后通过对比不同大小、不同规模的两个模块分别采用常规时钟树和多区域时钟树建立时钟树之后的结果，证明多区域时钟树能得到比常规时钟树更小的时钟偏移和时钟延迟，多区域时钟树的优势由此可以体现出来。