传统的平衡树型时钟结构极易受到工艺、电压、温度等因素波动的影响，因此越来越难以满足大规模高性能同步数字电路对时钟网络的抗干扰、低偏差等要求。网格型时钟的短接冗余线特殊结构使其具有天然抗干扰、低偏差等特性，但这也是以牺牲布线资源为代价的，而且目前主流EDA工具尚不支持全自动化的非树型时钟结构综合，限制了网格型时钟的广泛应用。本文基于EDA工具的布局布线及时序分析能力，提出了一套行之有效的算法，将网格型时钟综合全自动化，达到了在满足时钟偏差指标的情况下尽量降低布线长度（功耗）的目的。主要贡献如下：1．提出了一种新的网格尺寸规划算法，以期在满足用户指定的偏差的前提下，尽量降低线电容带来的功耗。该算法首先将设计进行带状分区，并通过负载分布标定每个带状区的优先级，通过遍历运算寻求达到偏差指标时网格线电容最优的网格配置。2．提出了在纯网格和网格+局部树两种情况下的负载物理位置调整算法来优化网格局部连线长度。前者基于时序信息，保证了在优化线长（功耗）和偏差的同时尽量减小对时序的负面影响。3．提出了基于“驱动窗口”模型的网格主干裁剪算法，进一步减少了不必要的布线资源浪费，并且这也减小了驱动层的负担，降低了功耗。4．提出了基于“驱动窗口”模型的网格驱动层优化算法，通过预估“窗口”内负载电容的大小，进行遍历双线性插值查表获得每个“窗口”的最小尺寸网格驱动单元。保证了网格在得到合理驱动的情况下，不造成驱动过剩，并且节省了面积占用。5．建立了类似CTS的网格自动综合框架。即只需要根据用户指定的性能指标，本文将全自动实现网格时钟综合。最后将研究成果以菜单GUI和自定义命令两种形式嵌入到了当今主流后端EDA工具IC Compiler中，极大地方便了用户的使用。通用基准电路的测试结果表明，本文的网格型时钟自动综合方法在网格线长、网格驱动器面积、网格功耗、时钟偏差以及算法程序运行时长方面，均达到了较优的水平。此外某工程案例的实验结果显示，与相关文献的半自动化方法相比，采用本文全自动方法综合出来的时钟网格，其每一项指标都比该文献的结果有至少超过20%的改善，其中网格驱动单元的数量降低了近87%，充分表明了本文提出的网格型时钟全自动综合流程的实用性。