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随着LDPC码在各种通信协议标准中的广泛应用，越来越多的手持设备中需要使用LDPC解码器，手持设备的特点要求所设计的解码器应具备低复杂度、兼容多码率的特性。本文在分析总结LDPC解码算法研究概况及LDPC解码器硬件实现研究概况的基础上，针对目前LDPC解码器所需的存储资源较多而导致解码器实现复杂度较高、面积及功耗较大的挑战，以CMMB系统中的LDPC码为例，从解码算法、解码器硬件架构、信息处理单元等角度进行探究，设计了低复杂度的支持CMMB标准的双码率LDPC解码器。本文的主要工作包括：1）在自适应线性规划解码算法的基础上，从构造更优化的目标函数、简化约束条件、采用更高效的提前终止迭代策略这三方面出发，提出了改进的自适应线性规划解码算法，从而提高解码效率。2）采用分层-归一化最小和解码算法以及校验节点信息压缩存储的策略设计了一个低复杂度的支持CMMB标准的双码率LDPC解码器，使用Modelsim进行RTL级以及门级延时仿真验证，在Altera Stratix Ⅱ系列EP2S180FPGA平台上进行原型验证，并采用SMIC0.18um1P6M CMOS技术进行ASIC实现。通过对ASIC实现的结果进行测试表明，所设计的解码器使用的存储资源196.5K bits，面积为4.1*4.1mm~2，解码器工作在55.5MHz即可达到CMMB标准要求的最高吞吐率（1/2码率为10.852Mbps，3/4码率为16.243Mbps），该解码器实际的工作频率最高可达143MHz，即系统最大吞吐率可达34.1Mbps，在系统时钟频率为62.5MHz时芯片内核功耗为296.9mW。3）在分层-归一化最小和解码算法的基础上，本文提出一种利用迭代展开而消除变量节点信息的迭代并行方法，推导出一种全新的校验节点自更新解码算法。该算法在保持解码性能以及收敛速度与分层算法相当的前提下，能大幅度减小解码器所需的存储器数量。采用校验节点自更新算法所设计的基于CMMB标准的双码率LDPC解码器所需的存储器资源仅为157.5K bits，与采用分层-归一化最小和解码算法设计解码器的存储器相比减少了20%。据我们了解,是目前所报道的CMMB-LDPC解码器中所需存储器资源最小。