随着千差万别的系统用户提出不同的设计要求,出现了一种新的可以由用户自行定义配置的高容量密度的ASIC——用户现场可编程门阵列器件(FPGA),FPGA以其高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本,设计灵活方便,可无限次反复编程,并可现场模拟调试验证等特点,在国内外得到了飞速发展 当前集成电路产业向深亚微米工艺不断推进,FPGA芯片布线时的面积约束便成为了影响整个芯片性能的最重要的因素之一,尤其是其关键线网布线时的布通率和面积约束是一对矛盾体。本文充分利用FPGA芯片本身具有的固定的规则的布线资源这一特点,提出在对每一个线网布线之前将待布的线网进行关键性分析,再根据关键性大小对关键性相对大的线网进行布线,即NCJ(Net Criticality Judge)算法;此算法有效地在保证芯片性能的同时,提高了布线资源的利用率,同时考虑到深亚微米时布线时延是影响芯片性能的一个重要因素,因此充分利用芯片的中长线布线资源以减少通过编程开关的几率。 本文建立了NCJ算法的布线模型,用C++语言实现了基于NCJ算法的总体布线和SEGA详细布线的FPGA布线器,并与目前经典的基于LocusRout的总体布线算法和SEGA详细布线算法的结果进行比较,结果证明了基于NCJ的布线算法在提高布线资源的利用率方面是非常有效的。 高密度器件的另一个重要问题是相邻线间的串扰影响,论文还对串扰进行了定性分析,提出了改进措施。