锁相环(PLL:Phase-lockedLoop)是实现数字信号同步的关键模块,它利用反馈控制原理,使得输出信号与输入信号的相位、频率之间,保持一定的关系。锁相环技术被提出至今,在集成电路设计、无线通信等众多领域内都有着广泛的应用,且大量地运用于数据时钟恢复电路、频率综合电路等专用集成电路设计之中。近年来,5G与物联网一直引领着科技的浪潮,PLL的重要作用更加凸显。新的应用场景对PLL提出了新的要求。近十年的时间,全数字锁相环(All Digital Phase-locked Loop,ADPLL)逐渐成为了锁相环的后起之秀,其对高级数字信号处理技术的适配、对低电压工艺的兼容以及对工艺迁移与升级的良好支持等优点,使其受到了业界的广泛关注,发展迅猛。当代无线通信对数据实时性要求严苛,使得快速锁定成为了锁相环领域研究的重要课题。本文研究并设计了一种能够实现快速锁定的全数字锁相环电路。为了实现快速锁定,本文创新性提出了一种基于相域计算的全数字锁相环鉴相算法及锁定算法。其中,新鉴相算法的差分鉴相关系式由传统算法推导而来,锁定算法则是通过进一步的数学推导与结果分析,基于新的动态的步长调整策略提出的。这些措施使得系统的锁定速度提升近70%。同时,为了与新算法中时间测量的要求相匹配,本文以行为级建模结果作为参考和指导,采用了一种双动态范围的时间-数字转换器结构。这种结构中通过选取适当的时钟策略与时间分辨率,可以测量一个很长的时间间隔(一般为几十纳秒),并且保持着一定测量精度。除此之外,本文提出了一种新的数控环形振荡器的码字控制方式。在与传统相同的数控环形振荡器结构上,新的控制方式能够生成更多的谐振频率,在谐振频率范围与传统保持一致的情况下,有着更高的频率分辨率。本文所设计的快速锁定全数字锁相环电路,在40nm CMOS工艺下进行了后仿验证。结果显示,在电源电压为1.2V的工作环境下,电路的锁定时间小于10μs,并提供0.6-2.1 GHz的调谐范围,输出信号周期抖动小于25ps,且支持小数分频。