现代片上系统功能多,模块多,结构复杂,往往需要多个时钟源。实现时钟源最普遍的方式是基于锁相环的频率综合器。锁相环产生的周期信号,为cpu、I/O接口等模块提供时钟。时钟信号的时钟抖动(jitter)与数字系统中预留的建立时间直接相关,影响到数字系统所能达到的工作频率。片上系统除了要求锁相环具有高性能、低功耗,还要求复杂环境下的稳定性。想要满足各种应用对锁相环的苛刻要求,设计出高性能的振荡器尤为重要。L-C振荡器因其优异的噪声性能被广泛应用于产生收发机的本振信号;环型振荡器虽然无法在噪声性能上与L-C振荡器相比拟,但其占用面积小,调谐范围大的优点有助于芯片成本的降低,对片上系统等应用至关重要。为了增加振荡器的调谐范围,多数环型振荡器都通过限制流过晶体管的电流来控制充放电速度。但是在极端情况下,振荡器的直流工作点会严重偏移最佳工作点,造成电流效率的下降,使得振荡器的品质因数下降。在宽带应用中,振荡器的增益很大,工艺温度变化引起的增益变化也会影响环路的稳定,控制电压上耦合的噪声也会给系统带来额外的噪声,并且放大参考杂散的幅度。本文对环型振荡器的相位噪声和频率调谐等问题做出了分析,设计了一种线性分段调谐的电路结构,并以CML差分振荡器为例在180nm CMOS工艺上进行了流片。该振荡器以2.9mW的功耗在1.4 GHz频率达到了-93.5 dBC/Hz的相位噪声,品质因数为 151.8 dBc/Hz。环型振荡器除了噪声性能不佳外,还易受工艺、温度和电压的影响。在片上系统中,数字电路的高速开关行为产生的电流脉冲会通过衬底耦合到整个芯片,形成电源噪声,恶化振荡器的性能。电源噪声已经成为制约环型振荡器性能的主要因素。为了抑制电源噪声,通常会在锁相环中加入线性稳压器,这将引入了额外的功耗和稳定性问题。本文设计了一种基于开环补偿的环型振荡器电源电压噪声抑制技术,通过控制延迟单元的尾电流源来降低振荡器的电源电压敏感度,从而减轻电源噪声对振荡器性能的影响。该电路于180 nm CMOS工艺进行了流片,测试结果验证了该设计的有效性。片上系统往往需要多个时钟,不同的模块对时钟源的要求不尽相同,针对每个模块设计不同的时钟源会增加整个系统的研发成本。为了降低片上系统的研发成本,一般会根据所使用的工艺制程设计通用的时钟产生电路IP。本文基于40 nm cmos工艺设计了一种低成本频率综合器电路。该频率综合器采用了多振荡器多频带的结构来实现100 MHz到3.2 GHz的频率范围,并通过AFC系统根据分频比对频带进行选择;采用了电容倍乘结构来节约芯片面积并设计了动态匹配电荷泵来降低功耗和噪声。详细的后端仿真结果表明该频率综合器以5.05mW的功耗在3.2 GHz达到了 5.1ps的时钟抖动性能,占用面积0.045mm2。以较低的功耗和面积实现了较好的性能。