功率半导体器件是功率集成电路的核心器件,起到了电能转换和电路控制的关键作用,因此它不仅是影响芯片性能制造成本的重要因素,还在一定程度上决定了功率集成电路的可靠性。在各种功率器件中,LDMOS器件因具有高耐压、更易与其他器件及外围电路集成等优点因而被广泛应用于高压集成电路中。对于常规LDMOS器件的比导通电阻与击穿电压之间有着2.5次方的矛盾关系,因此如何在提升击穿电压的同时尽量降低或保持导通电阻的水平一直是功率LDMOS器件研究者们关注的焦点。为进一步提升LDMOS器件的性能,目前已有许多优化的器件结构被提出,还有部分研究者选择使用宽禁带半导体材料来设计和制造器件。Si C材料作为作为宽禁带材料的代表之一,具有临界击穿电场高、较大的热导率、良好的抗辐射能力等优势,然而,Si C MOS器件的制造工艺不完全与Si工艺兼容,仍存在一些问题有待解决。Si/Si C混合衬底的出现提供了新的设计思路。因此,本文中基于Si/Si C异质结结构设计了两种器件,所设计的器件既能利用成熟Si工艺的优势,也可以兼具Si C材料各项优点,具有广阔的应用前景。本文主要的创新工作和获得的结果如下:(1)设计了具有深漏区的新型Si/Si C LDMOS。其主要特征在于,衬底材料为Si C,而器件大部分有源区仍位于Si层内;此外,器件漏区深入Si C衬底,将原本近漏端的高电场区域引入临界击穿电场更高的Si C材料中,实现击穿点转移,进而改善比导通电阻与击穿电压间的矛盾关系。仿真结果表明,具有深漏区的新型Si/Si C LDMOS与传统Si LDMOS相比,在漂移区长度均为20μm的情况下将击穿电压由240V提升至384V,提高幅度约为60%;器件的优值由2.04 MW/cm~2提升至4.26MW/cm~2,增大了约108%。此外,本文基于二维泊松方程的求解,并结合ISE TCAD仿真中得到的数据进行拟合,获得具有深漏区的新型Si/Si C LDMOS漂移区电场和电势数值解析模型。对该模型中的各项参数进行分析,为所做的仿真工作提供理论依据,提高器件优化效率。(2)设计了具有阶梯掺杂漂移区的Si/Si C LDMOS。Si/Si C SDD LDMOS是在(1)的基础上将均匀掺杂的漂移区改为具有阶梯掺杂浓度的漂移区。将Si/Si C SDD LDMOS的仿真结果与体硅SDD LDMOS的击穿性能进行对比,在漂移区长度均为30μm的情况下,器件的击穿电压由450V提升至603V,增大了约34%;比导通电阻由104.1m??cm~2下降至70.5m??cm~2,减小了32.3%。优化后的SDD Si/Si C LDMOS较体硅SDD LDMOS具有更高的击穿电压和较小的比导通电阻,实现了器件的进一步优化。