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粗粒度可重构架构(Coarse-Grained Reconfigurable Architecture)因其在编程灵活性和能效间的良好折中,吸引着学术界和工业界的广泛关注。本文重点研究粗粒度可重构架构设计空间探索时的功耗评估问题,为粗粒度可重构架构构建可用的系统级功耗模型。本文分别从体系结构级、电路级和工艺级对粗粒度可重构处理器的功耗建模问题进行了探索,提出了可根据体系结构、电路实现方式和工艺节点灵活拓展的系统级功耗模型,从而可以在系统设计早期即考虑功耗的影响,为粗粒度可重构架构的设计优化提供支持。论文首先根据经典静态发射与同步的粗粒度可重构架构的组成,提出将功耗来源划分为存储功耗和非存储功耗,分别建立参数化的体系结构级功耗模型。存储器电路结构规整,体系结构参数明确。对于非存储结构,内部结构未知的定制电路,采用门级电路仿真获得单次访问能耗。其次,研究如何基于上述体系结构参数对开源功耗建模工具McPAT进行修改。根据现有结构,去除McPAT中不匹配结构,增加粗粒度可重构所需的模块,并且验证新增模块功耗模型的准确性。接着,统计程序的运行行为,提供功耗输入文件的性能统计参数。统计程序运行过程中的运行周期数、指令数、访问基本处理单元(Processing Element,PE)的次数。最后,设计功耗对比实验,将功耗模型的仿真结果与实际芯片测出的功耗比较,验证本文提出的功耗模型的合理性。实验结果显示,当粗粒度可重构处理器只含一个PEA时,仿真功耗和实测功耗的误差为-21.58%。含有四个PEA时,仿真功耗和实测功耗的误差为-28.05%。本文误差存在的原因是模型中未包括:(1)PE间互联网络;(2)上下文存储器。作为对比,选取的两篇参考文献的功耗仿真误差分别为-22.61%和-20.25%,而本文提出的模型在加入互联网络和上下文存储器的建模后,可以预期仿真精度能比拟上述两个功耗模型。同时,在目前的精度下,本文的系统级功耗模型已经可以为CGRA的设计空间探索提供支持。本论文的成果已经用于了后续的研究工作中。