当今VLSI技术能够将大量的处理器集成到单一芯片上,从而构成多处理器系统来执行大规模并行计算任务。然而,随着系统集成度的日益增高和实际应用中的复杂环境,导致芯片在制造和使用过程中所出现的故障率越来越高。为了保证芯片的稳定性和可靠性,高效的容错技术就显得极为重要。本文通过使用冗余和降阶两种策略,针对环网和网格这两种常用的网络拓扑结构,研究了多核容错阵列上的重构技术,具体工作内容如下：第一,首次将环网处理器阵列能否重构的问题转换为求解最大独立集问题,并提出了一种新的处理器逻辑阵列的生成算法。本文针对三种不同的冗余单元的分布情况,设计了生成矛盾图的转换规则,从而将物理阵列中的故障单元按照不同的规则转换成了对应的矛盾图,然后通过求解矛盾图的最大独立集来判断阵列是否可以重构。最后,对于重构成功的阵列,提出了一个有效的算法,通过结合求得的最大独立集,生成重构后的逻辑阵列。第二,本文在考虑处理器、开关和连线同时发生故障的情况下,提出了重构算法来构造尽可能大的逻辑阵列,同时还优化了逻辑阵列的连线长度。为了处理开关和连线上的故障,我们设计了一个有效的预处理技术,将开关故障转化为连线故障,并将连线故障分类从而分别进行处理。然后,本文提出一个用于生成尽可能多的逻辑列的算法A-MLA,再将这些逻辑列结合到一起从而形成一个处理器阵列。最后,还提出了算法A-TMLA用来减少A-MLA中生成的逻辑阵列中的连线长度,从而降低了网络中的通信延迟和功耗。