随着电子信息技术的飞速发展,高速数据采集处理技术广泛应用于水声声纳、雷达、无线通信、信号处理等领域。高速数据采集系统正向着高采集速度、快速大量存储等方向发展,并配备功能齐全的配套软件及界面。近些年来,FPGA (现场可编程门阵列)在并行处理能力、高速信号处理能力等方面的优点使得其在高速数据采集领域受到广泛关注。另外,FPGA的设计灵活性、丰富的可扩展接口使得基于FPGA的高速数据采集系统成为必然的发展趋势。本设计基于FPGA完成高速数据采集系统设计,该系统可实现高速数据采集、信号处理和存储,并且具备显示界面和高速信号源功能。核心处理器采用的是高性能Cyclone V SoC FPGA,以满足各个模块高速稳定运行。根据方案设计指标合理的选用外围芯片和电路,利用Cadence软件完成原理图的设计,编写各模块的驱动逻辑并构建Nios Ⅱ系统,并从总体设计构想到各模块的具体实现都做了详细介绍。本设计的模数和数模转换模块采用的是支持高速信号传输的HSMC插口,并采用LVDS (低电压差分信号)信号作为传输信号;数据存储模块采用DDR3 SDRAM高速存储器;并使用VGA显示器作为显示终端。本设计的主要研究内容为:首先,介绍了高速数据采集卡的硬件平台,主要包括FPGA子板、ADC子板、DAC子板和DSP子板。FPGA子板是整个系统的设计核心,本论文对其设计原理以及思路作了详细的介绍,包括供电电路、时钟电路、存储电路以及各接口等。本文然后对ADC子板和DAC子板作了介绍。其次,在硬件平台的基础上进行驱动逻辑的设计和构建Nios Ⅱ系统平台。驱动逻辑包括模数、数模转换逻辑、VGA和uPP接口逻辑。随后详细介绍了高速信号传输逻辑的设计思路以及高速信号的时序约束。SOPC (可编程片上系统)系统主要包括Nios Ⅱ最小系统和高速数据存储模块,主要实现了基于DDR3 SDRAM的高速数据存储。然后在Qsys集成工具下进行HPS与FPGA的通信软件设计。最后,在各个功能模块完成调试验证后,通过对整个系统联调测试验证了设计方案的正确性和系统的稳定性,并且性能指标达到了预期设计的要求。