TI-ADC由于架构的先天优势,被广泛地应用于高速高精度ADC解决方案中。TI-ADC可以得到更快的最大转换速度,更好的速度功耗折中,更低的时钟网络功耗以及降低ADC亚稳态的概率。但是TI-ADC的缺点也很明显:除了通道间的失配以及更大的面积外,TI-ADC还需要多相时钟产生和分布电路,而通道ADC的采样时间失配将严重影响其性能,甚至导致功能异常;另外多通道带来了更大的输入电容,使得系统对驱动能力的要求增加。首先,本文介绍了TI-ADC的基本原理,深入分析了由多通道带来的时序失配以及输入负载电容增加对整体TI-ADC性能的影响。本文采用主从式的采样网络结构,使得前级驱动的负载电容大大减小,并且降低了时序校正的难度。然后,本文详细介绍了时钟系统各模块的工作原理和电路结构。在时钟接收器中,采用CML时钟缓冲器降低了时钟的抖动;由混合延迟锁相环构成的零延迟缓冲器使得主采样时钟与从采样时钟时序对齐;带数字校正的延迟锁相环得到高精度的32相时钟,在选取不同相的时钟做简单的或非操作得到各Sub-ADC所需要的时钟,降低了时序失配校正的复杂度。最后,在55 nm-CMOS工艺下对所设计的电路进行了仿真和验证。仿真结果表明,在1.2 GHz时钟输入下,时钟接收器得到的时钟抖动在200 fs以内,功耗为26 mA;零延迟缓冲器中的延迟锁相环工作频率范围能覆盖400 MHz到1.2 GHz的频段;多相时钟之间的时序误差小于2.8 ps。在2 V电源电压下,时钟系统总功耗为96 mW。