摘要：逐次逼近型ADC,简称SAR (Successive-Approximation-Register) ADC,是一种具有中等转换精度(8bit-16bit),中等采样速度(转换速率一般情况下低于5MS/s)的结构,然而在CMOS制造工艺下,却能够保证较低功耗和较小的芯片面积。同高精度的∑-△型,或是高速的FLASH型相比较而言,SAR在速度、精度、功耗和价格各方面具有着综合优势,因此其具有更广泛的应用范围。近些年来,极低电压电路设计以其极低的功耗而吸引了大量的注意力,并将广泛运用于无线传感器网络。SAR-ADC可以达到速度和精度的合理折衷,其成为适合应用在对速度要求不高却需要满足低功耗要求,和高精度信号处理应用的最佳方案。因此本次课题为“10-bit高精度低功耗SAR ADC设计研究”,主要研究如何通过改进提高转换精度,减小电容失配,增加SAR的有效位数,并不断降低功耗,减小芯片面积。本文设计完成了一个10bit电荷定标型SAR-ADC,并主要完成了对其系统核心部分开关电容DAC部分的精度和功耗优化。电荷定标型DAC是利用二进制加权电容阵列来实现电荷的再分配,从而完成数字信号到模拟信号的转换。这种结构可以应用在只有一个参考电压的情况下,对有极性的输入电压进行转换。但随着SAR分辨率增大,位数增多,电容值和电容数量呈现指数增加,不仅降低了转换速度,而且占用了较大的芯片面积,同时电容的失配误差会引入非线性误差,影响精度。因此,本文采用改进型电容阵列结构,即分段式电容阵列结构。在分段式结构中,将电容阵列分为高位和低位两个部分,使得电容数量不再呈现指数倍增长,从而大大减少了电容的数量,减小了版图面积,同时由于放大器的高增益和负反馈特性,输入节点相当于虚地,因此可以消除电容阵列的非线性,并通过由单元电容并联的方式来得到其他所需的电容值,可以有效的减少由电容失配引起的误差。同时,对于混合信号集成电路的SOC设计来说,在版图布局方面,采取了一系列的优化方法,如采用共质心对称布局、模拟数字相互隔离、添加保护环以抑制闩锁效应等办法,提高了芯片的抗干扰能力,降低噪声,提高芯片工作稳定性。本次设计基于SMICO.35um混合CMOS工艺,实现了一个l0bit混合信号SAR-ADC的系统化设计,工作电压为3.3v,时钟频率200KHz,功耗约为5mW。运用Cadence软件,进行版图设计,整体芯片面积为1600*1350(um2),并投片进行批量生产,以实现芯片的工业化应用。