近十多年来,通信技术飞速发展,局域网和光纤通信的技术取得了革命性的进步,光纤通信集成电路和万兆以太网的研究已趋于白热化。超高速数据判决芯片广泛应用于以太网物理媒体附属层(PMA)以及光纤通信系统时钟数据恢复模块中,其性能往往决定了通信系统的指标,其电路的最高工作速率很大程度上制约着整个通信系统的最高工作速率。数据判决的集成电路广泛采用主从D触发器来实现,而D触发器是各种数字电路的核心单元,同时又是以太网物理媒体附属层及光纤通信系统中分接、复接电路的关键模块。因此,超高速数据判决芯片的研制有着举足轻重的地位。本文首先简要介绍了时钟提取和数据判决电路的构成与基本原理。在讨论了数据判决的基本原理后,分析了利用D触发器实现的数据判决电路的几种结构。由于超高速集成电路设计的一些特殊性,本文接着介绍了超高速集成电路的设计,讨论了设计中涉及的匹配技术、互连线寄生模型及传输线行为分析、一些高频补偿技术(即:在本文实现的HLO结构和超动态结构的判决电路中分别采用的并联峰化技术和负反馈技术)。电路设计是本文的重要部分,也是超高速数据判决电路设计的核心。在设计中不仅要考虑速度、面积、功耗等一些共性因素,还要考虑数据判决电路设计的指标:工作速率范围、判决灵敏度、相位裕度、输出相位偏移等。不同的电路形式具有不同的优缺点,本文较详细地介绍了应用于千兆以太网的CMOS 逻辑的数据判决电路、具有90度可调移相的万兆以太网数据判决电路、40Gbps的超高速数据判决电路(即:HLO结构和超动态结构的数据判决电路)。版图设计在整个芯片设计过程中是非常重要的一步,在高速集成电路的设计中,版图的设计直接关系到芯片的性能,因此文中给出了一些版图设计中需要注意地问题。最后本文给出了各个芯片的仿真及测试结果,讨论了其性能指标并且比较了各个芯片不同的优缺点。本文研究课题受到国家863 计划10-40 Gbps光收发关键器件芯片技术研究课题和10 Gbps 以太网物理层上下行接口处理芯片研究课题资助,其中10 Gbps 以太网物理层上下行接口处理芯片研究课题已经成功通过863专家组的验收。