快跳频率合成器的设计与实现

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在当下的通信系统中,常使用跳频通信技术来增加通信系统的抗干扰和抗截获能力。跳频通信系统已经被广泛的用于军事、医疗、电子对抗、仪器仪表等领域内。而频率合成器作为跳频通信系统中的核心部分,决定了跳频系统的频率跳变速度和跳变稳定性。因此,频率合成器的设计是非常值得深入研究的,尤其是跳频速度这一关键指标的提升会对系统的抗捕获性能产生举足轻重的影响。基于实验室项目指令******系统的研究背景,本文研制了一款新型L波段快跳频率合成器,它具有频率切换速度极快、输出杂散和相噪较低、体积较小的优点。结合频率范围(1125~1230MHz)、跳频速度(>77KHop/s)、频率切换速度(<200ns)、杂散抑制优于50dBc、本振相噪(<-90dBc/Hz@10KHz)等指标要求,本文分析对比了几种频率合成方案,包括双锁相环(Phase Lock Loop,PLL)乒乓切换、锁相环VCO电压预置、直接数字频率合成(Direct Digital Synthesizer,DDS)倍频、DDS+PLL混频等,综合其优缺点,本设计采用了DDS直接倍频的方案来制作此频率合成器。针对本文选择的DDS倍频方案,详细分析了其相位噪声、杂散抑制等性能。对比了几款常用的DDS芯片如AD9910、AD9912、AD9915等,分析了他们各自的无杂散动态范围(Spurious Free Dynamic Range,SFDR),并结合目标频带范围进行频率规划。本方案选择了AD9912作为DDS芯片,经过2次2倍频到达目标频率。针对AD9912串行配置的特点,详细分析了系统跳频时间,采用预先配置寄存器,由IO_UPDATE送入频点切换信号达到捷变频的目的。并根据仿真结果验证了此设计能较好的满足系统指标要求。采用Mini-Circuits公司的两款2倍频器(AMK-2-13+,KC2-11),设计了两阶2倍频链路。DDS系统的杂散抑制低是其缺点,因此需要引入滤波器来克服此缺点,而对此滤波器的设计并不是件容易的事。文中利用ADS射频仿真设计软件对系统中关键的3个带通滤波器进行仿真,再加入村田模型进行实际设计。文中选择AD9516-3作为本系统的时钟分配器,由FPGA控制整个系统的运行。设计了基于RS序列的跳频图案。最后利用Cadence Allegro设计了四层混合信号硬件平台,针对电磁兼容、电源完整性和实物测试等因素考虑,做了相应的布局与走线设计、接地设计、去耦设计和电源完整性仿真分析,完成了此快跳频率合成系统的硬件电路实现。本文完整地实现了一种快跳频率合成器方案,从原理论证到硬件实现都能较好的满足该频率合成器在实验室项目中各项要求,在实际工程中具有较高的价值。
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