锁相环电路的应用遍及通讯、控制和电子信息技术等方向,而全数字锁相环在许多方面已逐渐替代了模拟锁相环,全数字锁相环路稳定性更好、易于集成化,可靠性更高,还解决了模拟锁相环抗干扰能力弱、易受环境和温度影响、直流零点漂移及器件易饱和等诸多缺陷。当今,数字化技术已越来越成熟,因此,全数字锁相环也越来越受到世界各国相关领域学者的关注,其中锁相范围和锁相速度的提高、系统总功耗的降低是对改善全数字锁相环性能的关键问题。针对锁相系统锁相范围窄、锁相速度较慢、系统总功耗过高等问题,本研究提出了两种新型的全数字锁相环。一种是用可变相位累加器结构替代传统累加器电路结构。该环路的数字鉴相器采用了正向过零型鉴相器,其内部的延迟环节是由一组D触发器构成,数字环路滤波器和数控振荡器均采用可变相位累加器结构。这种锁相环可以扩大环路系统的锁相范围,降低系统总功耗;另一种是具有快速累加器电路结构的三阶全数字锁相环,该系统中数字环路滤波器中的积分器和数控振荡器均采用了快速累加器电路结构。本研究对所提出的锁相系统进行了数学建模,通过理论分析得出了使系统能够保持稳定的条件,并对系统的稳态性能进行了分析,选取了合适的稳态参数,然后在MATLAB软件平台搭建仿真模型,对理论分析结果进行验证,采用电子设计自动化技术先后完成了对环路系统的分模块设计和顶层电路设计,借用Modelsim仿真平台对整体环路进行仿真实验,最后搭建了硬件测试实验平台,实现了锁相功能。与传统全数字锁相环相比,具有可变相位累加器结构的全数字锁相环提高了系统锁相频率,拓展了锁相范围,在不多占芯片内部逻辑资源的条件下,降低了系统总功耗,其锁相范围为0.06MHz~3.92MHz;另一种具有快速累加器电路结构的全数字锁相环,其锁相范围为0.03MHz~7.84MHz,最快可在一个输入信号周期内实现信号的完全锁定,该锁相环具有锁相速度快、锁相范围宽、稳定性高等优点。