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模数转换器是模拟信号转换成数字信号的主要单元,而数字信号处理系统的广泛应用,使得模数转换器越来越得到重视,对模数转换器的要求也越来越高。而当模数转换器的速度和精度提高时,受时钟抖动影响的孔径时间不确定性会越来越严重地引起采样点偏移,导致采样保持电路的信噪比降低,极大地限制了整个ADC的性能提高。本文针对8Bit 1.6GSPS时钟交织折叠内插式超高速ADC对时钟系统锁相环、比较器和误码校正等单元的性能分配和指标要求,从基本原理、电路设计以及版图设计等方面对低抖动的单频点锁相环、超高速比较器和误码校正技术进行了深入分析和研究。主要研究了压控振荡器的锁定时间与锁相环系统参数之间的关系,通过锁相环的线性模型s域分析,推导得出其开闭环传输函数,进而确定锁相环中各模块的主要参数;基于0.35μm CMOS数模混合工艺,设计了鉴频鉴相器、电荷泵、压控振荡器、分频器、比较器和误码校正电路等单元电路;提出了一种抑制电荷共享的电荷泵电路结构,使电荷泵的充放电电流失配度明显降低;结合电流模单元和双转单电路,有效抑制了压控振荡器中电源噪声和衬底噪声的影响:鉴频鉴相器中采用动态D触发器和异常逻辑判断/控制回路,消除了传统鉴频鉴相器的“死区”现象。对完整的时钟稳定电路仿真结果显示:在3.3V电源电压,25℃,TT工艺角条件下,锁相环系统的锁定时间约为2.2μs,相位锁定时控制电压的纹波很小,稳定在1.895V,VCO输出频率范围为35MHz~1.3GHz,输出需求频率为400MHz。电源电压为3.3V时,整个电路的功耗为32.68mW,时钟稳定电路的相位噪声为-126.85dBc/Hz@1MHz;比较器的比较上升时间为0.2ns,下降时间为0.25ns。此外,在设计指标要求的不同PVT(Process-Voltage-Temperature)条件下,各电路模块均能正常工作。