随着半导体制造工艺的不断发展,单个芯片的晶体管集成度与日俱增,多核甚至众核成为目前微处理器设计的趋势。当核数增加时,传统的总线互连通信面临着带宽、可扩展性以及功耗等方面的局限。片上网络以其高效和可扩展性的通信能力逐渐取代总线成为核间通信最主要的方式。然而传统片上网络引入了大量的硬件开销,使之成为多核处理器的性能和可扩展性的瓶颈。为降低硬件开销,并提高性能,本文面向一款具有高带宽和低功耗需求的多核DSP处理器,设计并实现了一种多链路层无阻塞的环形网络结构,并且对其性能进行全面的分析评价。在此基础上,本文为下一代众核乃至百核处理器的环形网络结构提出了一种低开销的层次环形网络结构。因此,本文在理论和工程上都具有重要研究价值和意义。本文的主要研究成果和贡献包括:(1)设计并实现了一款多链路层无阻塞的环形网络结构本文设计并实现的多链路层无阻塞环形网络采用多链路层设计,提高了带宽利用率并消除了协议层死锁;采用无阻塞路由器设计,减少了硬件开销。本文还设计了全局流控机制来防止报文丢失和饿死现象的发生。实验结果表明,本文的设计与基于Dateline机制的环形网络和Intel Nehalem-EX处理器的环形相比,分别有69.4%和12.3%的性能提升,相比于传统的Dateline环形网络,降低了大量的硬件开销,而与Nehalem-EX的环网硬件开销则相差不大。(2)设计并实现了一款多链路层无阻塞的层次环形网络结构本文在多链路层无阻塞环形网络结构设计的基础上,设计实现了一种多链路层无阻塞的层次环形网络结构。该层次环保持了多链路层和无阻塞结构的优点。在环内采用双向通信结构,尽可能减少每个环内的节点跳数;环间的中间缓存采用虚通道策略,均衡了不同本地环之间报文流量的中转过渡,同时消耗较少的硬件开销。在报文排出方面,采用了旋转排出策略,该局部控制策略进一步减少了全局开销。经过性能评估,本文的层次环形网络具有非常好的可扩展性,并支持百核处理器系统。综上所述,本文紧紧围绕着高性能低硬件开销这一目标,基于现阶段多核DSP处理器进行环形网络结构的硬件设计与分析,并为下一代众核处理器环形网络设计提出了解决方案。