SOI工艺和器件,始终被业界密切关注和研究。本课题在一条大规模商用集成电路生产线上开发0.13微米SOI CMOS工艺技术,这篇论文阐述了该工程项目的主要内容,主要解决了开发0.13微米SOI CMOS工艺技术、该工艺从无到有这一工程问题。本课题以体硅工艺为开发基础。本论文重点针对SOI工艺和体硅工艺的差别,进行讨论。对0.13微米SOI工艺开发中遇到的顶层硅膜厚度选择和浅槽隔离(STI, Shallow Trench Isolation)深度的搭配、有源区硅膜翘曲、多晶硅栅厚度优化和源漏注入深度的优化搭配等问题,进行说明、分析,并找到了解决方案。对该工艺的SOI器件电气特性上表现出的与体硅工艺器件明显不同的现象和问题,进行了分析讨论。针对顶层硅膜厚度选择和浅槽隔离深度的搭配,本课题选择了100纳米顶层硅膜厚度,与之搭配的浅槽隔离深度达到隐埋氧化层上表面,实现晶体管间的完全介质层隔离,避免体硅工艺中的N阱和P阱形成的结隔离。本课题SOI工艺结合100纳米顶层硅膜厚度,形成的晶体管为部分耗尽SOI晶体管。该SOI工艺和浅槽深度达到隐埋氧化层上表面的方案,带来了有源区顶层硅膜翘曲的问题。本课题通过实验,用快速热氧化(RTO, Rapid Thermal Oxidation)代替体硅工艺中的炉管热氧化,用作浅槽隔离侧壁硅晶格损伤修复退火工艺。由于快速热氧化形成的氧化层厚度比较薄,仅有20～30A,在快速热氧化工艺后再使用气相化学沉积工艺形成150A的氧化层,用于浅槽隔离介质填充工艺的缓冲层。有源区顶层硅膜翘曲被有效抑制。本0.13微米SOI工艺的多晶硅栅膜厚选择为130纳米,较通常的0.13微米体硅工艺多晶硅栅膜厚度薄,以配合100纳米厚的有源区硅膜厚度和更浅的源漏注入深度。在开发过程中产生了源漏注入的部分杂质穿透多晶硅栅、进入沟道的问题。通过实验,降低源漏注入能量从30Kev到25Kev,实现了源漏注入深度达到隐埋氧化层上表面,以降低源漏结电容,并兼顾多晶硅栅的杂质浓度。0.13微米SOI工艺的浮体晶体管,观察到了输出特性曲线饱和区翘曲现象。这一现象,是浮体晶体管特有的浮体效应表现出来的一种正常现象,叫翘曲(KINK)效应。在3.3伏体引出NMOS晶体管的输出特性曲线上,也可以观察到饱和区翘曲现象。这是由T型栅体引出形式、体区薄层电阻高、体引出串联电阻高,引起的局部浮体效应产生的现象。3.3伏体引出NMOS晶体管的输出特性曲线上,也观察到漏端电流随着漏端电压变大而变小的负微分现象。这是SOI产生的自加热现象。1.2伏体引出NMOS晶体管的输出特性曲线上,没有观察到白加热现象现象,是由于1.2伏体引出NMOS晶体管的功耗比较低、产生的热比较少,自加热现象比较不明显。SOI1.2伏体引出NMOS晶体管,与体硅1.2伏NMOS晶体管相比,没有表现出泄漏电流低的优势。经分析发现,是由于本课题的SOI工艺配置,属于常规工艺技术,非低漏电工艺技术。晶体管泄漏电流,主要是由亚阈值漏电引起。SOI晶体管的结漏电低的优势,无法体现。而0.13微米SOI工艺,和与之比较的0.13微米体硅工艺之间的工艺差别,例如,栅氧、源漏、阱、热预算、浅槽隔离结构等差异造成的晶体管的沟道亚阈值漏电不同,是上述SOI体引出晶体管比体硅晶体管的泄漏电偏高的原因。在1.2伏浮体器件上观察到了线性区KINK效应,是1.2伏器件的薄栅氧的隧穿电流产生的空穴积累在NMOS浮空体区,引起体电位升高,跨导曲线上出现第二个峰,也就是线性区KINK效应。通过上述实验和研究,解决了公司在开发0.13微米SOI工艺过程中遇到的工艺问题,深化对本工艺的器件特性了解和掌握,完成了0.]3微米SOl工艺开发。并为更小节点或者相同工艺节点其他SOI工艺的开发,打下基础。