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随着电子技术和计算机科学的发展,当今的电子系统设计已不再是利用各种通用IC进行PCB板级的设计与调试,以FPGA或ASIC为物理载体的SoC技术已成为21世纪IC技术发展的重要方向,同时微处理器的设计与制造是当前我国蓬勃发展的高新技术。本文由RTL级硬件描述、功能仿真、综合优化、布局布线,到后仿真验证,成功地完成了一款RISC架构的八位微处理器的前端设计与实现。首先,本文对微处理器的结构和指令系统等进行了深入研究,确定了该微处理器的总体架构以及所能实现的指令功能。在具体设计中采用自顶向下的方法对系统进行了模块划分,该方法减小了设计的复杂程度便于早期发现错误。然后采用Verilog HDL语言从系统的最底层开始进行了数字逻辑设计和仿真,同一层次各模块的互连构成了这一层次的硬件结构,对关键模块控制器应用了有限状态机的形式予以实现,并通过分析比较采用独热编码方式进行了状态编码,最后在仿真器ModelSim中对由各层次模块构成的整个系统成功地进行了测试与功能验证。其次,在综合工具Synplify Pro上对HDL代码进行了具体目标器件映射,通过不断地修改代码和约束条件,把HDL代码转换成了满足时间、面积等约束的与或非等门级电路网表,同时对代码的可综合问题进行了分析与总结。本文选择的目标器件是Altera公司的Stratix系列FPGA器件EP1S10F780C6。最后,将综合得到的门级网表送到了Altera公司的专用布局布线工具Quartus II中,进行芯片内部功能单元的实际连接与映射。为了验证设计思想,将布局布线后产生的包含实际门级电路、延时以及驱动能力等信息的文件送入ModelSim中进行了系统精确仿真,结果表明系统能够稳定有效地实现预期的指令功能。本文没有涉及下载到FPGA板上的后端设计部分,但已成功地使用SoC技术完成了微处理器的前端设计。