随着半导体工艺制程的发展,栅氧厚度越来越薄,在芯片中越来越脆弱;同时随着高速高频电路的发展,越来越小的寄生电容与ESD防护健壮度的矛盾越来越突出;ESD防护能力和越来越小的芯片面积也存在着不可调和的矛盾。在此背景下,芯片的ESD防护工作变得尤其重要。本文针对存储器中的ESD保护做了一定研究。本文的主要工作如下:对ESD保护的理论基础进行基本阐述,包括常用的ESD模型及其测试标准、常用防护器件的原理、ESD中保护环的设计、ESD失效分析及工程中ESD工作的完整流程。重点针对N+/PWell二极管、P+/NWell二极管和GGNMOS做了深入研究,分析了各个参数对器件的鲁棒性和寄生电容的影响,并通过TLP测试验证了鲁棒性、开启电压和二次击穿电压等参数理论分析结果的正确性。同时针对N+/PWell二极管在测试时出现的失效问题进行了理论分析,通过TLP测试验证了该分析结果,给出了有效的解决方案。分析和研究了现有ESD电源钳位电路的电路结构和工作原理。针对其面积与开启时间相矛盾和防误触发能力差等问题,提出了两种改进思路,分别为通过两条RC通路来延长开启时间的电源钳位电路和频率触发与电压触发相结合来防止误触发的电源钳位电路。采用Cadence Spectre对其进行了仿真和验证,结果表明,延长开启时间的电源钳位电路的开启时间达到传统电路1.45倍,同时面积减小到传统电路芯片的79%,误触发电流也降低了两个数量级。防误触发的电源钳位电路误触发电流比传统电路降低了4个数量级,面积仅为传统电路芯片的71%。分析了高速I/O接口输入和输出PAD的结构特点和ESD电路的保护重点。针对65nm CMOS工艺下的800Mbps～1600Mbps DDR3 SDRAM高速存储器双向接口DQ的特殊要求,进行了基于电源轨的ESD保护结构设计,包括接口部分的ESD模块和电源钳位电路模块,完成了该接口的ESD版图设计、全芯片的ESD平面布局,全芯片测试结果表明该设计可以承受3000V HBM和200V CDM静电脉冲,达到了设计指标要求。