随着超大规模集成电路的设计集成度以及复杂性的提高，尤其是片上系统SoC芯片的快速发展，给集成电路的测试带来巨大的挑战。因工艺的快速发展以及各种高性能、便携式设备越来越广泛的使用，对功耗的关注已经成为芯片设计与测试中的首要问题。有研究数据表明，测试期间所产生的功耗通常要比正常模式下产生的功耗多出好几倍。产生这种现象的原因有几方面，首先为了降低测试复杂性，DFT通常在正常操作模式下闲置，仅在测试模式下工作；其次，测试向量相互之间的相关度往往很小；最后是因为在采用低功耗设计手段的芯片设计中，通常一般只有少数的模块的电路在工作，其他模块在正常工作模式下时钟或者电源是被关断了的，而在芯片的测试模式下，为了提高测试效率，要求电路中尽可能多的节点发生翻转，过大的功耗会增加芯片的测试成本，降低电路的性能指标，严重的情况下还可能给被测电路带来负面的影响，损坏电路。因此，降低测试模式下芯片的功耗已然成为了集成电路设计和测试开发过程的的一个重要目标。集成电路设计过程中对控制功耗采用的手段主要是针对如何降低芯片在正常工作模式下的功耗，而这些设计手段只能保证芯片正常工作期间的功耗，对芯片测试模式下的功耗是无效的。其原因主要是由于测试的目的就是要让芯片在最短的时间内完成内部多有节点的翻转，同时将翻转信息传送给外部，而这与集成电路的低功耗设计目的是矛盾的。芯片在测试模式下，要在短时间内完成内部电路节点的大量跳变，这会带来大的测试功耗问题，主要体现在：第一点，过大的测试功耗会导致芯片在测试时的温度过高，从而将芯片电路烧坏；第二点，在测试模式下被测电路的大量状态跳变需要大的电流供应来保障，如果电流供应不足就容易导致没有缺陷的芯片无法通过测试。基于对集成电路测试时期大功耗产生的原因和过大功耗给芯片带来的危害的分析，我们需要更多的关注测试期间功耗的问题，学术界和工程界也做了很多研究，致力于解决测试功耗问题。本文讨论了低功耗扫描测试技术及低功耗内建自测试技术的设计原理和方法，并结合工程项目，对低功耗内建自测试技术、低功耗扫描测试技术进行了分析和实现，对在工程中具体的实施及达到的效果进行了详尽的阐述及结果的对比分析。