随着通信系统高速发展，信号处理大多由数字电路实现，这对数字世界与模拟世界的接口——模数转换器(ADC)的要求更加严苛。在模数转换技术高速发展下，灵活、可配置的无线收发机技术成为当今业界的焦点，这一技术要求支持各种收发模式和通信标准。高速高精度模数转换器技术正是该无线收发机技术的关键。而采样保持(S/H)电路作为ADC的最前端，其性能直接影响到整个ADC的精度和速度。　　 在伽利略卫星接收机和WCDMA的双模接收机中应用软件无线电技术，要求模数转换器的输入带宽能够覆盖全部工作频带，并具有足够高的信号噪声比(SNR)，以及大的动态范围能防止邻道信号阻塞。这对设计采样保持电路提出了很高的要求，需要在转换速率和转换精度之间进行折衷。　　 基于系统性能的考虑，本文阐述了流水线型(Pipeline)ADC中采样保持电路的设计。首先介绍采样保持电路的基本理论和性能指标，并对采样保持电路的误差源进行了分析，提出了减小这些误差的相关设计方案。然后根据理论分析和系统要求设计采样保持电路。采用电荷翻转式采样保持电路，设计了相关单元电路，包括增益提高运算放大器、开关电容共模反馈电路、偏置电路、多相时钟产生电路和栅压自举(Bootstrap)开关。其中，运算放大器的设计对采样保持器的整体性能起着关键作用。此次设计的运算放大器的设计采用了增益增强技术，在提供高增益的同时，具有高增益带宽积的特点，　　 本课题基于Hspice和Cadence仿真平台，设计完成了高速高精度流水线型ADC采样保持电路。该采样保持器应用于1.8V电源电压，分辨率12bit，转换速率100MHz以上的ADC中．基于Cadence对采样保持电路进行后仿真，在频率为100MHz时钟下进行采样，建立精度小于0.025％。差分输入12V满幅度，频率为10MHz的正弦信号时，其信噪失真比SNDR=78.6dB，无杂散动态范围SFDR=83.6dB，满足系统设计指标要求．　　 该采样保持电路芯片采用TSMC0.18μm CMOS一层多晶硅6层金属的混合信号工艺实现，芯片面积为700μm×450μm。已完成版图绘制，送出流片，将进行测试和系统分析。